TW200814317A - Semiconductor device and fabrication method thereof - Google Patents

Description

备 200814317 九、發明說明： 【發明所屬之技術領域】 本發明係有關於積體電路，且特別有關於具應力源 之MOS元件的結構及其形成方法。 【先前技術】 近年來半導體業界致力於縮小半導體元件尺寸、降 低成本，增加半導體元件的速度、效能及密度。改變源/ I 汲極間的通道區長度可改變通道區的電阻，進而影響電 晶體的效能。特別是，縮短通道區的長度可減少源極至 汲極的距離，若在其他參數不變下，便可增加源/汲極間 的電流。 為了更增加MOS元件的效能，可對通道區施加一應 力來增加載子的移動速率。一般而言，可對NMOS元件 的通道區施加一張應力，而對PMOS元件的通道區施加 一壓應力。 φ 通常會在源/汲極區中成長SiGe磊晶以對通道區施 加一壓應力，包括形成一閘極堆疊於半導體基板上，形 成間隙壁於閘極堆疊的侧壁上，沿著閘極間隙壁形成凹 槽於矽基板中，磊晶成長SiGe應力源於凹槽中並回火。 因SiGe的晶格常數大於矽，所以在回火程序後，SiGe 會膨脹並對通道區施加一壓應力，而通道區位於源極 SiGe應力源及汲極SiGe應力源之間。同樣地，可形成 SiC應力源於NMOS元件的通道區中，因SiC的晶格常 0503-A32554TWF/kai 5 4 4200814317 數小^㉖所以SlC會縮小並對通道區施加—張應力。 流。鹿1::應ΐ源形ί方法會使_元件產生漏電 產生：夕：：有回鍺或焉碳濃度，但高鍺或高碳濃度會 供更好二雍：’如漏電流及減小崩潰電壓。因此，為提 二子的應力源’業界亟需針對應力源的形成方法加以 【發明内容】 括-實施例中，提供一種半導體元件，包 -痛ΐ 閘極堆疊設置㈣半導體基板上， -應力源鄰近於該閘極堆疊，且至少一部分設於該半導 =格ΪΠ應力源包括一元素，可用來調整該應 八'、1: α吊丈。5亥應力源包括-較低部分及一較高部 二占::中：：素在較低部分佔第一原子比例，在較高部 二子=原子比例，且該第二原子比例實質上大於第一 =^之另_實施例中’提供—種半導體元件， =基板m極堆疊於該半導體基板 丰導：j力：鄰近於該閑極堆疊，且至少一部分設於該 + ¥體基板中，其中該應力源包括矽及-元素，該元辛 列所組成之族群：鍺及碳，且其中該元素佔第：： 門及—中間區域在半導體基板和應力源之 二’；：以中間區域包括矽及該元素，且其中該元素佔 弟二原子比例，該第二原子比例小於第—原子 〇5〇3-A32554TWF/kai 200814317 在本發明之另—實施例中，提供 形成方法’包括提供—半導體基板；形成的 該半導體基板上·弗& 戚閘極堆@於 辟上n ，極間隙壁於該閘極堆疊的侧 土”成凹槽於鱗近該間極間 以及形成-應力源，且至少有一部分板中， 該應力源包括一元音 才曰中，其中 成應力源的步驟包括二'來:::力、源的晶格常數。形 该兀素在較低部分佔第—原子比例 中:中 分於該較低部分上，其中該元素在較高部== 比例在=二原子比例實質上大於該第―』二T 方法，~=之另—貫_中，提供半導體元件的形成 導體美^上提供—半導體基板；形成—閘極堆疊於該半 上.开 :：;形成一虛設間隙壁於該間極堆疊的侧壁 —凹槽於半導基板中，且實質上與該虛設_ 二:以及形成一應力源，且至少有-部分於 口亥凹牝中，其中該應力源包括一元素，該 石反。形成應力源的步驟包括形成一較低部分 5 中^中該元素在較低部分佔第-原子比例，^= —較馬部分於該較低部分上，其中該元素在較高部分佔 弟一原子比例，該第二原子比例實質上大於該第一原子 比例，且更包括移除該虛設間隙壁，形成；極間隙壁 於该閘極堆疊的侧壁上，以及摻雜一雜質以形成一深 没極區。 "、 為了讓本發明之上述和其他目的、特徵、和優點能 7 0503-A32554TWF/kai 200814317 、頁易丨董’下文斗寸舉較佳實施例，並配合所附圖示， 作詳細說明如下： 【實施方式】 第1圖顯示淺溝槽隔離區（以下簡稱STI區）形成於基 中，基板2較佳包括矽晶圓，且基板2可具有一複 口結構，例如矽上絕緣層（s〇I)。形成STI區4以隔離主 動區。形成STI H 4的方法與·_般習知技術相5 可钕刻基板2以形成溝槽，並以介電材料填滿此溝槽。 参照第2圖，形成一閘極堆疊12於基板2上，閉極 堆璧12包括閘極介電層14、閘極16及硬罩幕層18。閘 極介電14可以一般的介電材質形成，例如，氧化物、氮 ，物、SI氧化物、上述之多層結構及其上述之組合。閑 亟W可包括一般習知的材質，例如，摻雜多晶矽、金屬、 =匕金屬、氮化金屬及上述之組合。硬罩幕層Η較佳包 :化矽、氧化物、氮氧化物及碳化矽。閑極介電層、 :材二:更Λ幕層18的形成方法較佳為先沉積包含土 材枓的堆豐層，再圖案化此堆疊層。 翏照第3圖，形成一虛設間隙 包括襯氧化層-及氮丄= 新j |又門隙壁22可為-或多層氧化物、氮化矽、 乱乳化石夕及/或其他介電材質。較佳 的習知技術，例如，電㈣列化興^ 4方法包括一般 供茂儿逛灰，、电水蝕刻化學虱相沉積法（PECVD)、 - i化子氣相沉積法（LPCVD)、低 )低缓化學氣相沉積法 〇503-A32554TWF/kai 8 200814317 (SACVD)及其類似方法。 第4圖顯示圖案化虛設間隙壁22以形成虛設間隙壁 24，其中圖案化的方法可為濕式蝕刻或乾式蝕刻。襯氧 化層221及氮化層222未蝕刻的部分分別作為襯氧化部 24】及氮化部242。 參照第5圖，沿著虛設間隙壁24的邊緣以等向或異 向性蝕刻形成凹槽26。雖然凹槽26的深度可依積體電路 技術縮小，但凹槽26較佳的深度為約500A至1000A， φ 且更佳為約700人至9Ό0Α。 第6圖顯示於凹槽26中以選擇性磊晶成長（SEG)形 成磊晶區30，也可稱為SiGe應力源或應力區。8丨〇0應 力源30的晶格常數較佳大於基板2的晶格常數。在一實 施例中，導入含Si及Ge的前驅物（如SiH4及GeH4)，以 PECVD法形成SiGe磊晶。反應器中的壓力較為約10至 200托，更佳為約20至60托。基板的溫度較佳為約400°C 至1000°C，且更佳為約5〇0°C至80〇°C。在一較佳實施例 • 中，SiGe區30包括約10%至25%的鍺，更較佳為15% 至20%的鍺。在一實施例中，鍺的原子比例可依SiH4及 GeHU的分壓來調整。 在另一實施例中，在磊晶成長的程序中，逐漸調整 鍺原子比例來形成SiGe應力區30。鍺原子的比例較佳由 SiGe應力區30底部逐漸增加至SiGe應力區30頂部，例 如，逐漸增加GeH4的流速。在一實施例中，SiGe應力 區30底部的鍺原子比例小於約10%，但SiGe應力區30 0503-A32554TWF/kai 9 200814317 頂部的鍺原子比例則大於約15%或更高。 :…、第7圖’ SlGe應力區3〇較佳只形成於凹槽26 的7^。在形成SiGe應力區30後，將磊晶成長的條件 孝:艾為形成SlGe區32於siGe區列的條件，其中灿㊁ 區32的鍺原子比例比siGe應力區30大。SiGe區32與 μ應力區30較佳在同一反應器加shu)中形成。例如， 曰力GeH4的流速以增加其分壓，使區％的鍺原子 比例車^土介於約25%至5〇%，更佳為約至。且 • SlGe區32的鍺濃度較佳比SiGe應力區30大5%。 茶知第8圖，移除虛設間隙壁24及硬罩幕層ι8。在 貝施例中’以礙酸钱刻虛設間隙壁24的氮化石夕部及硬 罩幕層18,且以稀釋的氫氟酸移除虛設間隙壁24的襯氧 化部。 布才直 P型雜質來形成淺接雜源/>及極區（以下簡稱 LDD區）5〇。以閘極堆疊12做為罩幕，使LDD區50實 質上與閘極堆疊12的邊緣對齊。此外，也可佈植一 η型 ⑩雜貝來形成暈狀/口袋型（Halo/pocket)摻雜區（未圖示）。 參照第9圖，形成間隙壁52。先毯覆形成一襯氧化 層及一氮化層，再圖案化襯氧化層及氮化層以形成間隙 壁52。在一較佳實施例，間隙壁52有一厚度T4，其可 小於或等於T3。 接著，佈植p型雜質（如硼、銦等類似物）以形成深源 /没極區54。第9圖顯示形成矽化物區56。可以一般習知 的方式形成;ε夕化物區5 6，例如，沉積一金屬薄層（如鈦、 0503-A32554TWF/kai 10 200814317 鈷、鎳、鎢等類似物）於SiGe區32及閘極16的表面。對 基板加熱，讓6夕化物產生反應，使金屬與石夕接觸，反應 之後，——矽化金屬層形成於矽與金屬之間，並選擇性移 除未反應的金屬。 第10圖顯示通道區34及空乏區36鄰近於接面。為 達到最佳效益，SiGe應力區30的厚度T1較佳小於SiGe 區30及32總厚度T的1/3(參照第7圖）。第10圖可看出 SiGe區30及32與源/汲極接面的空乏區之相對應位置。 ⑩ 空乏區36以虛線38、40表示。在一較佳實施例中，SiGe 區30及32的接面高於空乏區36。一般來說，若兩層間 的接面具有不同的晶隔常數，例如，Si層及SiGe層，常 會導致缺陷及斷層。且隨著晶格常數的差距愈大，缺陷 及斷層的情況就愈嚴重。若Si及SiGe層周圍的缺陷區落 入空乏區’源/>及極區及基板間的漏電流會非常南。若利 用低鍺的SiGe區30，可使缺陷區高於空乏區36，減少 缺陷落入空乏區，則可實質上降低漏電流。 # SiGe區32較佳延伸至通道區34的底部44下方。因 應力大小與SiGe應力源中的鍺原子比例有關，因此通道 區兩侧的SiGe應力源最好具高鍺濃度。SiGe區32的底 部維持在通道區34下方，可避免低鍺SiGe應力區30的 壓力對通道區產生不良的影響。 上述實施例係利用虛設間隙壁來形成SiGe，但也可 不必利用虛設間隙壁，例如，形成一閘極堆疊，一 LDD 區及暈狀/ 口袋型（Halo/pocket)摻雜區，形成一閘極間隙 0503-A32554TWF/kai 11 200814317 壁，於基板上形成凹槽，成長複合式SiGe應力源於凹槽 中，其中該複合式SiGe應力源包括一低鍺層設置於一高 鍺層上，摻雜深源/汲極區，以及形成矽化物區於深源/ 汲極區及閘極上。 第11圖顯示一 NMOS元件，其中包括晶格常數小於 基板2的應力源60、62。在一較佳實施例中，應力源60、 62包括SiC區，SiC區60的碳原子比例較SiC區62小， 且應力源60、62的尺寸與上述之SiC應力源大致相同。 φ SiC區60的碳原子比例較佳為約1%至5%之間。SiC區 62的碳原子比例較佳為約5%至10%之間 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 精神和範圍内，當可作些許之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。

0503-A32554TWF/kai 12 200814317 【圖式簡單說明】 第1圖顯示淺溝槽隔離區形成於基板中。 第2圖顯示閘極堆疊形成於基板上。 第3圖顯示形成一虛設間隙壁。 第4圖顯示圖案化虛設間隙壁以形成虛設間隙壁。 第5圖顯示沿著虛設間隙壁的邊緣蝕刻形成凹槽。 第6圖顯示利用選擇性磊晶成長於凹槽中形成磊晶 區。 第7圖顯示SiGe區形成於凹槽的底部。 第8圖顯示移除虛設間隙壁及硬罩幕層。 第9圖顯示形成間隙壁。 第10圖顯示MOS元件的通道區及空乏區。 第11圖顯示本發明之NOM元件。 【主要元件符號說明】 2〜基板； 12〜閘極堆疊； 16〜閘極； 22〜虛設間隙壁； 22!〜概氧化層； 26〜凹槽； 32〜SiGe 區； 36〜空乏區； 44〜通道區的底部； 4〜淺溝槽隔離區； 14〜閘極介電層； 18〜硬罩幕層； 222〜氮化層； 24〜虛設間隙壁； 3 0〜蠢晶區， 3 4〜通道區； 38、40〜虛線； 50〜輕摻雜源/汲極區； 0503-A32554TWF/kai 13 200814317

52〜間隙壁； T、ΤΙ、T4、T3〜厚度； 5 4〜深源/>及極區， 5 6〜梦化物區， 60、62〜應力源； 60〜SiGe區； 62〜SiC區。 0503-A32554TWF/kai 14

Claims (1)

1. 200814317 申請專利範圍： 1 ~種半導體元件，包括 一半導體基板； 閘極堆疊，於該半導體基板上；以及 該半;^源’鄰近於該閘極堆疊’且至少—部分設於 不同於該半導基板之晶格常數，且其中該應力：包 :較！部分，其中該元素佔一第一原子比例，以及 =高部分，其中該元素佔一第二原子比例，且該 弟一原子比例實質上大於該第一原子比例。 ^力申請專利範圍第1項所述之半導體元件，其中 以弟原子比例介於約10%至25%之間。 3」〜中請專利範圍第1項所述之半導體元件，其中 以弟—原子比例介於約25%至50%之間。 4·如申請專利範圍第〗項所述之半導體 該第二原子比例及該第—原子比例的差距大於約5%。、中 ^ 1·如申請專利範圍第1項所述之半導體元件，1中 該較高部分延伸至該半導體元件的通道區底部下方。〃 上&6·如申請專利範圍第1項所述之半導體元件，其中 錢低及較高部分之接面實f上在各源/錄接面的空乏 區外。 .如申請專利範圍第1項所述之半導體元件，並中 該較低部分的厚度小於該應力源的1/3。 ’、 15 1 〇3-A32554TWF/kai 200814317 ，二：範園第1項所述之半導體元件， 该兀素包括鍺’且該半導體元件包括—觸s元件。 9音如申請專利第β觀之㈣體元件， 该兀素包括碳，且該半導體元件包括_ nm〇s元件一 料申請專利範圍第1項所述之半導體元件，其中 :二：，中’該儿素的濃度由靠近該半導體元件的部 刀朝罪近該應力源的較高部分增加。 U •—種半導體元件，包括 一半導體基板，包括矽； 一閘極堆疊，於該半導體基板上； -應力源’鄰近於該閘極堆疊，且至少一 該半導體基板中，苴中兮庙七 "又； T其中5亥應力源包括矽及-元素，該元 =自下列所組成之族群：錯及碳，且其中該元素佔一 弟一原子比例，以及 ” 中間區域，位於該半導體基材及該應力源之間， :中該中間區域包㈣及該元素，且其中該元素佔一第 原子比例，且该第二原子比例小於該第一原子比例。 如申請專利範圍第u項所述之半導體元件，其 中該第一原子比例介於約5%至50%之間，且第二原子比 例介於約10%至25%之間。 二=·如申請專利範圍第u項所述之半導體元件，其 中該第二原子比例及該第一原子比例的差距大於約5%。 14·如申請專利範圍第n項所述之半導體元件，其 中该較高部分延伸至該半導體元件之通道區底部之下。 0503-A32554丁 WF/kai 16 200814317 1 5.如申請專利範圍第11項所述之半導體元件，苴 中該中間區域及該應力源之接面實質上在各源/汲面 的空乏區外。 16·如申請專利範圍第u項所述之半導體元件，盆 中該較低部分的厚度小於該應力_ 1/3。 ^ n巾料職㈣u項所述之半導體元件，盆 素包括鍺’且該半導體元件包括-PMQS元件。 中^去請專利範圍第11項所述之半導體元件，並 中^素:括碳’、且該半導體元件包括—難〇s元件^ .種形成半導體元件的方法，包括 提供一半導體基板； 形成一閉極堆疊於該半導體基板上； 形成一閉極間隙壁於該閉極堆疊的側壁上. 及 形成一凹槽於鄰近該半導間隙壁的半導基板中，以 形成一應力源，且至少古— 該應力源包括一晶柊常數 "刀於該凹槽中，其中 且其中該形成應力源的步驟包括：板的兀素， 形成一較低部分於該# 原子比例，以丨 以中’其中該元素佔-第一 形成一較高部分於該較 第二原子比例，且兮第_ $ _ 口刀上，其中該元素佔一 子比例。 亥弟—原子比例實質上大於該第-原 20.如申請專利範固 9頁所述之形成半導體元件 〇5〇3-A32554TWF/km 17 200814317 、η ’其中該形成應力源的步驟包括磊晶成長。 、21·如申請專利範圍第19項所述之形成半導體元件 的方去、’其中該形成較高部分的步驟包括逐漸地改變前 驅物的/爪畺，且該前驅物包括該元素。 j2·如申請專利範圍第19項所述之形成半導體元件 的方法> 2中该第-原子比例介於約10%至25%之間， 且其中該第二原子比例介於約25%至5G%之間。 的二？請專利範圍第19項所述之形成半導體元件 -。型雜質至-半導體元件的源二;方去更包括_ 請專利範圍第19項所述之形成半導體元件 的方法，其中該兀素包括碳，且其 ^ 一 η型雜質$ ^ mm ζ、 方去更已括#雜 土亦隹貝至一丰導體元件的源/汲極區。 25· —種半導體元件的形成方法，包括 提供一半導體基板； 形成一閘極堆疊於該半導體基板上，· 形成-虛設間隙壁於該閘極堆疊的側壁上. 形成一凹槽於該半導基板中，且實 兮 隙壁的邊緣對齊； 、、上人忒虛設間 形成一應力源，且至少有一部分於誃 該應力源包括-晶格常數不同於該半導^ "，其中 且其中該形成應力源的步驟包括：、版土板的元素， 升> 成一較低部分於該凹槽中， 原子比例，以及 其中该元素佔一第一 0503-A32554TWF/kai 18 200814317 形成-較高部分於該較低部分上， 第二原子比例，且該第二原子比例實質 子比例； 貝貝上大於垓第一原 移除該虚設間隙壁； 形成一閘極間隙壁於該 掺雜一雜質以形成一深源/汲極區Γ 土上’以及 的方第25項所述之形成半導體元件 27 :、： 4應力源的步驟包括磊晶成長. •如申凊專利範圍第25項所 的方法，更包括在移除該虛設間成+導體元件 壁前，形成-輕摻雜源/汲極區。〜後及形成_間隙 28.如申請專利範圍第 的方沬甘+ 固弟7項所迷之形成半導體元件 的方法，立中；第：：項所述之形成半導體元件 且其中今第原子比例介於約1。%…之間， 、二乐—原子比例介於約25%至5〇%之間。 3〇·如申請專利範圍第25 的方法，其中兮元、斤述之形成半導體元件 ” 亥兀素包括鍺，且該雜質為Ρ型。 31.如申請專利範圍第25項所计+ , 的方法，1中兮开音勺社*負所述之形成半導體元件 ’、中》亥兀素匕括石厌’且該雜質為η型。 °5〇3-A32554TWF/kai 19