[go: up one dir, main page]

TW200814278A - A test structure and method for detecting charge effects during semiconductor processing - Google Patents

A test structure and method for detecting charge effects during semiconductor processing Download PDF

Info

Publication number
TW200814278A
TW200814278A TW095132795A TW95132795A TW200814278A TW 200814278 A TW200814278 A TW 200814278A TW 095132795 A TW095132795 A TW 095132795A TW 95132795 A TW95132795 A TW 95132795A TW 200814278 A TW200814278 A TW 200814278A
Authority
TW
Taiwan
Prior art keywords
gate
test structure
charge
test
diffusion region
Prior art date
Application number
TW095132795A
Other languages
English (en)
Other versions
TWI335657B (en
Inventor
Ming-Hsiu Lee
Chao-I Wu
Ming-Chang Kuo
Original Assignee
Macronix Int Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd filed Critical Macronix Int Co Ltd
Publication of TW200814278A publication Critical patent/TW200814278A/zh
Application granted granted Critical
Publication of TWI335657B publication Critical patent/TWI335657B/zh

Links

Classifications

    • H10P74/277
    • H10W74/15

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

200814278 九、發明說明: 【發明所屬之技術領域] 本發明-般係有關於用以 測試與檢測,並尤其有關於在 你$電路元件之製程的 控在一測試結構之閘極介帝 ¥體製程步驟中測量並監 '層或洋動開極中的充電狀態。 【先前技術】 大型積體電路的製造會牽淨 驟。這些步驟典型地分為二群百個分離的製程步 個係通常指稱為前段製程。這些子步驟的第一 晶圓中。第二個子步驟係通常 =,元件係形成於一石夕 金屬連接層以及接觸係形成於二段製程,其間各種 的半導體元件之上。 則又β程子步驟中所形成 前段和後段製程中包括有許多 制 材料的沈積、以微影蝕刻技術程步驟,會牽涉到 積材料中不需要的部分I虫刻。戶斤、$ 土α層、並接著將所沈 體以及金屬合金所構成。在某此=積的材料主要係由絕緣 暫時保護體,而在其他時候則二二丄此圖案層係做為 元件。 為所形成積體電路的功能 無線射頻(RF)電漿係通常用於夕制 在包括後段製程子步驟的製程步衣^^驟中,尤其是 係使用於反應性離子蝕刻(RIE τ牛例而言,RF電漿 上述各材料層。反應性離子蝕^徂程則係用以蝕刻 定義圖案時、以及精確控制尺^寸日了達成高精準度 刻。在RIE中,氣相化學蝕^ 1斤而要的非等向性蝕 向離子轟炸而達成。用於上^科、里二電漿所提供的單 阻層,亦通常利用電漿灰化而蝕刻圖案化步驟中的光 不幸地厂人恭露至灯電聚以及其他類型的離子射線 5 200814278 ί導致輻射傷害以及在外露導電元件中累積電荷,後 將以成知吾電流以及電荷被捕捉,進而影響半導體元件 =及if成的積體電路晶片。圖案化後的半導體晶圓表 多個導體與絕緣體部分受到RF電漿的照射。這 二ίΐ體部分在電漿電流中產生了局部不均勻,其 ^把=1包荷累積於電荷流動的導體表面。此電荷累積會 構流’並可能影響石夕晶圓上所形成之半導體結 括導、體元件通常包括某種形式的場效應電晶體’其包 托二二输f極、以及源極區域。電流流經氧化物生成之閘 对/^6 έ士制’係主要為富勒諾德漢(F〇lwer-N〇rdheim)穿隧 ;r'f二丨。FN穿隨效應係發生在大於1〇MV/cm的電場 足以’在二;的電壓,會使得僅要10伏特的閘極電壓就 電位在1〇()埃的氧化層中誘發FN穿隧效應。此 二rf電聚以及半導體製程的電讓反 的氧化層中形成^^的rf穿隨電流最終將在形成閘極 潰。甲办成电何介面捕捉層,其可進一步引起電性崩 傷暴露至連續的製程步驟後,傷害或潛在 程步驟中所形成的傷;多主於評估在各半導體製 程度的方法,係制1、1卜+舉例而§,一經常用以測試傷害 地設計而可量測C式晶圓或測試晶片’其中包括有特 害的結構。 '(或允許量測)由各製程步驟所造成之傷 測試Ί ^中則。fn形成於半導體晶片内一特別設計的 試結構,以龄护制如正片晶圓可被用來專門提供複數個測 而導致可胸㈣係㈣完整製程, 態之方法,係使用知。一種經常用以量測充電狀 竹便用-电各-電壓(cv)技術或浮動閘極測試。然 6 200814278 而此等習知技術通常在半導體業中無法獲得令人滿意的結 果,因為敏感度低、測試晶片成本高昂、或與測試相關之 資料產生時延遲時間長。 舉例而言,習知的cv方法僅可用在具有均勻充電效應 的製程。易言之,對於該些電荷會在閘極結構邊緣累積的 ^程,習知的CV方法將受到由被捕捉電荷所致的電容改 變不足所苦。此不足的電容改變將使習知CV方法不能用 以監控充電狀態。 【發明内容】 一種半導體製程測試結構,其包括一閘極、一電何裯從 I兮一擴散區域。此測試結構係為一類電容結構,其 1電荷捕捉層將在不同製程步驟中捕捉電荷。可接著j吏 (GIDL) 分之一面向中,電荷捕捉層係包括不同的介電質i 不同的閑不同的充電狀態’因此會造成 “目1結構與方法。本發明内容說明 所定義舉發明。本發明係由申請專利範圍 透過下列施例、特徵、目的及優點等將可 月申’專利乾圍及所附圖式獲得充分瞭解。 【實施方式】 可用本關於簡易類電容測試結構,其 的守間延遲,此職資料係用以修改該半導體製 7 200814278 以減少在製程步驟中之電荷累積所造成的損害。 +、在^類電容測試結構中的閘極誘發汲極漏電流係用以決 定j試結構之一充電狀態。本發明所述的此閘極誘發汲極 Ϊ電Ϊ以及測試結構,係對於為在靠近一擴散區域處之介 ,,荷捕捉層中的電荷非常敏感。因此,閘極誘發汲極漏 電流測量技術係可以對於均一以及邊緣電荷之元件,產生 有用的測試資料。 如上所述’有許多半導體製程步驟可以在一半導體結構 的2極介電層誘發一電荷效應,造成臨界電壓偏移及/或閘 • ^介電質的劣化。對於包括有浮動閘極元件之記憶元件如 電性可程式化可抹消唯讀記憶體(EEPROMS)與快閃元件、 以及士 SONOS元件等電荷捕捉元件而言,此充電效應會導 致一寬廣的初始臨界電壓分佈,其會衝擊此元件之操作區 ,。此充電效應的成因包括不同電場、電漿、或如紫外光 等射線’而使得半導體晶圓在半導體製程中受到這些射線 的照射。一、 第1A-1C圖係繪示一依據本發明系統與方法之一實施 例所組態之例示半導體測試結構1〇〇的各種視圖。第1Α 圖係繪示測試結構1〇〇之上視圖。如圖所示,測試結構1〇〇 _ 匕括閘極1 以及擴散區域1 〇6。第1Β圖係測試結構1 〇〇 之立體圖’其說明擴散區域位於一基板1〇8之上。舉 例而言,基板108可為一大片矽基板。第lc:圖係繪示測試 結構100沿著AA,線之剖面圖。在第1(:圖所示的剖面圖 中可以看到電荷捕捉層1〇4。電荷捕捉層可位於電極1〇2 之下、擴散區域106之上。 捕捉層104係一介電層其係設計以在結構1〇〇中捕 捉電荷。在一實施例中,電荷捕捉層1〇4包括一氧化物-氮 化物:氧化物結構。在另一實施態樣中,電荷捕捉層1〇4包 括一氧化物-矽-氧化物結構,例如二氧化;5夕_矽_二氧化矽結 200814278 構。在一實施例中, 數材料所構成的結構,何捕捉層104係包括一由高介電常 然而,顯而易見的是j例如氮化物、氧化鋁、或氧化铪。 法中之介電層或結構,任何可以用在下述本發明系統與方 閘極102可包括〜夕均曰可用做為電荷捕捉層1〇4。 例中,基板108係為^晶矽層,視實施例而定。在一實施 一 N型區域。在並他:P型基板,而擴散區域1〇6則包栝 板,而擴散區域/ι〇6 3ί態樣中,基板108可為一 N型基 如第2圖所示,擴化/型區域。 金屬層202與204進j 1(>6 以及閘極102可以分別以 中,i屬層‘與20了=:舉例而言,在-實施態檬 域106以及閘極1〇2 ^可為盃屬矽化物層。金屬化擴散暖 相關之電阻。 可以降低與擴散區域106與閘極102 之Γί行If而^Γ藉由直接於擴散區域106與閘極⑽ 探測,以測試結構1G()之充電\態。b内連接線可接著旅 二此’測試:構100可進入欲監控之製程步驟。此將造 何在不同衣程步驟時’被給予到電荷捕捉層刚中。 解釋’此電荷可被—電場、電漿、帶電粒子、射線 他來,所給予。接著則可藉由偵測閘極102 政區域106、或者連接此二者之内連接線,而監控 電荷捕捉層104中的電荷量或充電狀態。 工 j注意的是,擴散區域106可在所測試之製程步驟進 之W或之後形成,視不同實施例而定。 、,第3圖係繪示可以施加到結構1〇〇的例示電壓,以 亚測量在結構100之中的閘極誘發汲極漏電流。可以^ =是,電壓係施加到一 P型基板108以及N型擴散區域 1〇6。因此,一負偏壓(一Vg) 304可施加到閘極1〇2,而1 9 200814278 正偏壓(+Vd) 306則施加到擴散區 著接地。對於N型基板1G8 μ =二了接 應該逆轉。 偏堡綱與贏的極性 偏壓304,306的施加會使得一閘極誘 法 並流動於測試結構100之中,其可被測▲以決/定::、則 製程中的充,效應所引起的臨界電壓偏移。第4圖二㈡ 此種偏移。第4圖繪不了不同閘極偏壓(_Vg) 3〇4之;
測,電流。曲線402係繪示了測試結構1〇〇進入特定製程 之前所測量的電流,而曲線404則繪示了測試結構1〇(^經 歷了特疋製程之後所測量的電流。如圖所示,曲線4〇4 應到曲線402係已發生偏移,原因即為在待測製程步驟中 所產生的電荷。此等資料可接著被用以修改製程並增加產 率。如上所述,此測试結果可以快速獲得並且成本很低。 此外’閘極誘發没極漏電流可以被用以測量該些產生均 一充電效應或產生邊緣充電敢應的製程。 如第5-1〇圖所示,可以設計包括有不同測試圖案的測試 結構’以用在不同的製程監控目的之中。舉例而言,第5 圖繪示了數個可以被用於閘極102的例示形狀,隨著實施 例而定。因此,隨著實施例的不同,測試結構1〇〇可以包 括一環形閘極502、一方形閘極504、一星形閘極506等。 隨著所監控製程的不同,可使用一更複雜的結構於閘極1〇2 中。舉例而言,一具有多個指狀結構508a之閘極508可被 使用於測試結構100的特定實施態樣中。測試結構1〇〇的 其他實施態樣,可使用一包括有複數個長條線512a之閘極 512。 閘極可組態為具有不同方向的轴。舉例而言,如第5圖 所示,閘極508可朝向一水平軸或朝向一垂直軸。相同地, 隨著特定實施態樣的不同,閘極512可朝向一水平軸或一 垂直軸。 10 200814278 禕疋’在不同製程步驟中所發生的充電效應, tu:同製程步驟中各導電層以及做為天線般吸引電荷 真Li :形成的結果。•閘極的組態設定為長錄5〇8a或 可以增加或減少此天線效應,進而產生更相 關或更準確的測試數據。 又祁 他實施例中,各種不同形狀的閘極組態,可盥 合,結合後的組態可達成不同製程以及監;空目的 結果。舉例而言,“圖係繪示-閘極508 乂及閘極512與一部分氧化物區域6〇2結合, =r;r:言,測試結構600可用以測== 實施财,科氧化物區域⑼2可與僅與 每或僅與一閉極512結合。甚者,在其他 =結ί他不同形狀以及不同方向之問極可與氧化物 诚示—測試結構700,其包括一被一氧化物區 上=所裱繞之環狀閘極5〇2。測試結構70 結構700内部之一漏電流路徑。相同地,顯: 易見的疋其他不同形狀及/或不同方向的閘極,亦可隨著實 施例的不同而與氧化物區域702結合。 、 在,他實施例中,此擴散區域可被閘極結構分為二個以 ^的區域。舉,而言,此擴散區域可被分為源極與汲極區 域’如同一金氧半場效應電晶體(MOSFET)結構中可見。第 8圖係繪示一例示測試結構8〇〇,其包括一用以分隔開一汲 極區域804與一源極區域806的閘極8〇2。汲極與源極區 域可形成於基板808之中。第9圖係繪示另一測試結構9〇〇 其包括被一閘極902所分隔之一汲極區域904以及源極區 域 906。 顯而易見的是,複數個擴散區域亦可被包括於一如本發 明所述之測試結構組態中。舉例而言,第1〇圖係繪示一測 11 200814278 π 试結構1000,其包括被閘極l〇〇2所分隔的四個擴散區域 1004,1006,1008,1010。一般而言,用以獲得此測試數據所 需要的擴散區域數目,應被包括於根據本發明系統與方法 所組態之測試結構中。此外,為了獲得測試數據並用以分 隔不同的擴散區域’閘極的形狀可視需求而改變。 當擴散區域係被分隔為兩個以上的區域時,例如第8_1〇 圖中所示,母一擴散區域之充電效應的量測則可各自獨立 進行。請參照第11圖所示的測試結構。第u圖係繪示一 測試結構1100,其包括一閘極1102,其係分隔形成於基板 _ I108上之一〉及極擴散區域以及源極擴散區域111()。 藉由施加特定偏壓至閘極1102、汲極11〇6、與源極111〇 並測量所生成的閘極誘發汲極漏電流,而可決定在汲極 1106上的充電效應。相似的,藉由施加特定偏壓至閘極 1102、汲極1106、與源極1110並測量所生成的閘極誘發汲 極漏電流’而可決定在源極111 〇上的充電效應。 第12圖係繪示可以施加至閘極1102、汲極1106與源極 1110的例示偏壓以測量在汲極1106與源極11丨〇上的充電 效應。在此實施中,基板1108係為一 P型基板,而汲極與 源極區域1106,1110係為N型擴散區域。因此,可施加二 響 負閘極偏壓(-Vg ) 1116至閘極11 〇2 ’並施加一正偏壓(+ vd ) 1118至汲極擴散區域1106,同時將源極擴散區域ul〇浮 接並將基板1108接地,以測I〉及極區域1106的閘極誘發 >及極漏電流。為了測量源極區域111 〇的間極誘發沒極漏電 流,係將汲極區域1106浮接,同時施加一正偏壓(+Vs) 1114到源極擴散區域1110。 多個测試結構可排列於不同的方向,例如用以提供關於 一等向性充電效應之資訊時。舉例而言,在第13圖中,複 數個測試結構1100係設ί於一圖案13〇〇中。如圖所示, 測試結構1100以及圖案13〇〇可為垂直、水平、或對角之 12 200814278 方向。一個如具有各種方向性的圖案1300之測試結構圖 案’在提供一非等向性充電效應資訊時相當有用。顯而易 見的是’其他圖案之測試結構可包括更多或更少的測試結 構,以及更多或更少的方向性。此外,一測試圖案可以包 括不同形狀、不同尺寸、以及不同方向的測試結構。 如上所述,一測试結構'閘極、及/或擴散區域的尺寸、 形狀、與方向性,可為了獲得理想的測試數據而做變更。 第14與15圖係繪示了二個測試結構ι4〇〇,15〇〇之例示實 施例,其係比先前所述之結構稍微複雜。然而可以清楚理 φ 解的是,本發明所述之實施例係僅為舉例之用,因此特定 之測试結構不應被視為將本發明之系統與方法限制於任何 特定的結構、形狀、方向性、或者複雜度。 第15圖係根據本發明系統與方法之一實施例,而繪示 一測試結構1500。測試結構15〇〇係包括一閘極1504,其 分隔了複數個形成於基板15〇2之上的擴散區域 1506-1522。第14圖係根據本發明系統與方法之另一實施 例,而繪示一測試結構1400。測試結構14〇〇係包括一環 狀閘極1404,其分隔了複數個形成於基板1402上之擴散 區域 1406-1420。 ⑩ 複數個如上所述之測試結構可安排於單一晶圓上的切 割道内或晶片區域内’以監控製程。如前戶斤述,複數個測 試結構可以包括不同的形狀與方向性。此外,一個以上的 測試結構可以被封裝入一分離式元件中,做為一用以偵測 電漿或射線之感測元件。 雖然本發明係已參照較佳實施例來加以描述,將為吾人 所瞭解的是,本發明創作並未受限於其詳細描述内容。替 換方式及修改樣式係已於先前描述中所建議,並且其他替 換方式及修改樣式將為熟習此項技藝之人士所思及。特別 是,根據本發明之結構與方法,所有具有實質上相同於本 13 200814278 發明之構件結合而達成與本發明實質上相同結果者皆不脫 離本發明之精神範疇。因此,所有此等替換方式及修改樣 式係意欲落在本發明於隨附申請專利範圍及其均等物所界 定的範疇之中。任何在前文中提及之專利申請案以及印刷 文本,均係列為本案之參考。 【圖式簡單說明】 第1A-1C圖係繪示根據本發明一實施例所組態之一測 試結構的各視圖。 第2圖係繪示第1圖之測試結構的金屬化後之結果,因 此具有測試導線。 第3圖係根據本發明一實施例,繪示可以施加至第1圖 之測試結構的偏壓,以產生閘極誘發汲極漏電流,進而測 量充電狀態。 .第4圖係繪示利用第3圖冬偏壓而在一製程步驟的前後 所測量得到的電流值。 第5圖係繪示複數個可用於第1圖之測試結構中的不同 閘極形狀。 第6圖係繪示本發明另一實施例之另一例示測試結構。 第7圖係繪示本發明另一實施例之另一例示測試結構。 第8圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。 第9圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。 第10圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。 第11圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。 第12圖係根據本發明一實施例,繪示可以施加至第11 14 200814278 圖之測試結構的偏壓,以產生閘極誘發汲極漏電流,進而 測量充電狀態。 第13圖係繪示一圖案其包括有複數個第11圖之測試結 構。 第14圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。 第15圖係繪示本發明另一實施例之另一例示測試結 構,其包括有複數個擴散區域。
【主要元件符號說明】 100 半導體測試結構 102 閘極 104 電荷捕捉層 106 擴散區域 108 基板 202,204 金屬層 304,306 偏壓 502 環形閘極 504 方形閘極 506 星形閘極 508 閘極 508a 指狀結構 512 閘極 512a 長條線 600 測試結構 602 氧化物區域 700 測試結構 702 氧化物區域 800 测試結構 15 200814278 802 804 806 900 902 904 906 1000 1002 閘極 没極 源極 測試結構 閘極 汲極 源極 測試結構 閘極 1004,1006,1008,1010 擴散區域 1100 測試結構 1102 1106 1108 1110 1114 1116 1118 1300 1400,1500 1402,1502 1404,1504 閘極 汲極擴散區域 基板 源極擴散區域. 正偏壓 負閘極偏壓 正偏壓 圖案 測試結構 基板 閘極 1406-1420,1506-1522 擴散區域 16

Claims (1)

  1. 200814278 十、申請專利範圍 1· 一種形成於一半導體基板上以测量從一半導體製程 步驟中所產生之充電狀態之測試結構,其包括: 一基板; 一擴散區域,其係形成於該基板中; 一閘極,其係位於該基板與該擴散區域之上;以及 一電荷捕捉層,其係位於該閘極與該基板與該擴散區域 之間,該電荷捕捉層係作為累積在半導體製程步驟中所產 生電荷之結構。 2·如申請專利範圍第1項所述之測試結構,其中該擴散 區域與該閘極係經過金屬化。 3·如申請專利範圍第2項所述之測試結構,更包括内連 接導線,該内連接導線係耦接至經過金屬化之該閘極與該 擴散區域。 4.如申請專利範圍第1項所述之測試結構,其中該電荷 捕捉層係包括一介電層。 5·如申請專利範圍第1項所述之測試結構,其中該電荷 捕捉層係包括一氧化物-氮化物-氧化物介電層。 6·如申請專利範圍第1項所述之測試結構,其中該電荷 捕捉層包括一氧化物-石夕-氧化物層。 7.如申請專利範圍第1項所述之測試結構,其中該電荷 捕捉層包括一高介電常數材料層。 17 200814278 請專利範圍第7項所述之測試結構, ϋ 數材料層係包括下列材料中之—者:氮 ^ (Αία〗)、以及氧化铪(Hf2〇3)。 乳化銘 係:一如P申上^圍第1項所述之測試結構,其中該基板 散二項職__,其中該擴 板:1為=25圍第1項所述之測試結構,其中該基 二項所述之測試結構,其中該擴 層 極r包i以利範圍第1項所述之測試結構,其中該閘 部上6氧利範圍第1項所述之測試結構’ η•如申睛專利範圍第1項所述之測試結構,更包括一 18 200814278 氧化物區域,其中該關^^ A、▲ …間極係被錢化物區域所包圍。 18·如申凊專利範圍第〗項所述之 士 個擴散區域,且該麵魅域係被該閘=隔包括複數 荷捕 結構 ϋ $申請專利範圍$ 18項所述之測試 她層係作為累積位於每—該複數個擴散二 20.
    气社德/種用以測量—測試結構之充電狀態之方法,兮 :以半導體製程步驟而形成於-發基板上U 結構置於該半導體製程步驟中; 癸、堅至該測試結構,該偏壓係組態以產生一閘; 構中,該閘極誘發汲極漏S 、V、、口構於该半導體製程步驟中所累積之電荷。 閘極誘4^f圍第2°項所述7法,更包括測量該 漏電流而争定兮=二以及根據所測量之該閘極誘發没極 而决疋该測喊結構之一電壓臨界值偏移。 閘Udi,81第20項所述之方法’更包括測量該 電流而i定一:d並根據所測量之該閘極誘發汲極漏 槿】申請專利範圍第2 〇項所述之方法,其中該測試結 斜亩、i 閘極與一擴散區域,該方法更包括將複數個探 旦 置於该閘極與該擴散區域上,以及利用該些探針測 1一充電狀態。 一 19 200814278 24.如申請專利範圍第20項所述之方法,其中該測試結 構係包括一閘極、一擴散區域、與躺合至該閘極與該擴散 區域之内連接導線,該方法更包括將複數個探針置於該内 連接導線上,以及利用該些探針測量一充電狀態。
    20
TW095132795A 2006-07-26 2006-09-05 A test structure and method for detecting charge effects during semiconductor processing TWI335657B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/460,209 US20080023699A1 (en) 2006-07-26 2006-07-26 A test structure and method for detecting charge effects during semiconductor processing

Publications (2)

Publication Number Publication Date
TW200814278A true TW200814278A (en) 2008-03-16
TWI335657B TWI335657B (en) 2011-01-01

Family

ID=38985268

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095132795A TWI335657B (en) 2006-07-26 2006-09-05 A test structure and method for detecting charge effects during semiconductor processing

Country Status (3)

Country Link
US (2) US20080023699A1 (zh)
CN (1) CN101114634B (zh)
TW (1) TWI335657B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102023257B (zh) * 2009-09-15 2013-05-01 中芯国际集成电路制造(上海)有限公司 用于检测淹没式等离子枪工作状况的半导体器件及方法
US8450792B2 (en) * 2011-04-08 2013-05-28 International Business Machines Corporation Structure and fabrication method of tunnel field effect transistor with increased drive current and reduced gate induced drain leakage (GIDL)
US9070652B2 (en) 2012-04-13 2015-06-30 United Microelectronics Corp. Test structure for semiconductor process and method for monitoring semiconductor process
CN103745941B (zh) * 2013-12-30 2016-06-08 上海新傲科技股份有限公司 栅介质的电学性能的测试方法
CN105990176B (zh) * 2015-02-16 2019-01-04 上海和辉光电有限公司 一种利用耦合效应去除刻蚀对半导体材料阻值影响的方法
DE112016007041B4 (de) * 2016-07-04 2022-09-29 Mitsubishi Electric Corporation Herstellungsverfahren für eine halbleitervorrichtung
KR102805359B1 (ko) * 2019-11-14 2025-05-12 삼성전자주식회사 비트라인 전압을 제어하는 저항성 메모리 장치
CN111856236B (zh) * 2020-07-28 2022-07-12 哈尔滨工业大学 提取电子器件氧化层中负电荷的方法
CN114545180B (zh) * 2022-01-07 2024-09-10 西安电子科技大学 一种基于MOSFETs弱反型区噪声的栅氧化层陷阱表征方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2600809B1 (fr) * 1986-06-24 1988-08-19 Eurotechnique Sa Dispositif de detection du fonctionnement du systeme de lecture d'une cellule-memoire eprom ou eeprom
US5338954A (en) * 1991-10-31 1994-08-16 Rohm Co., Ltd. Semiconductor memory device having an insulating film and a trap film joined in a channel region
US5781445A (en) * 1996-08-22 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma damage monitor
US6028324A (en) * 1997-03-07 2000-02-22 Taiwan Semiconductor Manufacturing Company Test structures for monitoring gate oxide defect densities and the plasma antenna effect
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
US6143579A (en) * 1999-04-26 2000-11-07 Taiwan Semiconductor Manufacturing Ltd. Efficient method for monitoring gate oxide damage related to plasma etch chamber processing history
US6730967B2 (en) * 2001-05-24 2004-05-04 Winbond Electronics Corp. Electrostatic discharge protection devices and methods for the formation thereof
US6812084B2 (en) * 2002-12-09 2004-11-02 Progressant Technologies, Inc. Adaptive negative differential resistance device
JP4850387B2 (ja) * 2002-12-09 2012-01-11 ルネサスエレクトロニクス株式会社 半導体装置
US6960784B2 (en) * 2003-06-18 2005-11-01 Intel Corporation Charging sensor method and apparatus
KR100607173B1 (ko) * 2004-02-20 2006-08-01 삼성전자주식회사 산화물 전하 저장층을 갖는 비휘발성 메모리 소자
US7629641B2 (en) * 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US7589387B2 (en) * 2005-10-05 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. SONOS type two-bit FinFET flash memory cell
US7394702B2 (en) * 2006-04-05 2008-07-01 Spansion Llc Methods for erasing and programming memory devices

Also Published As

Publication number Publication date
US20080023699A1 (en) 2008-01-31
TWI335657B (en) 2011-01-01
CN101114634B (zh) 2012-07-04
US8241928B2 (en) 2012-08-14
CN101114634A (zh) 2008-01-30
US20100221851A1 (en) 2010-09-02

Similar Documents

Publication Publication Date Title
US8241928B2 (en) Test structure and method for detecting charge effects during semiconductor processing
US6586765B2 (en) Wafer-level antenna effect detection pattern for VLSI
Shin et al. Thin gate oxide damage due to plasma processing
US8796685B2 (en) On-chip plasma charging sensor
CN101577266B (zh) 等离子体损伤的检测测试结构及评估方法
US5869877A (en) Methods and apparatus for detecting pattern dependent charging on a workpiece in a plasma processing system
CN107452715B (zh) 用于测试晶体管结构的栅极绝缘的半导体器件和方法
CN100593233C (zh) 利用延迟反转点技术检测充电效应的测试结构与方法
CN107346752B (zh) 半导体测试结构及其形成方法以及测试方法
US8004290B1 (en) Method and apparatus for determining dielectric layer properties
US6391668B1 (en) Method of determining a trap density of a semiconductor/oxide interface by a contactless charge technique
Wu et al. Damage to gate oxides in reactive ion etching
JP3846016B2 (ja) 電子シェーディングダメージの測定方法
CN101034676B (zh) 用以检测在半导体制程中的电荷效应的方法
CN104425605B (zh) 检测结构及其形成方法、检测方法
JP3642146B2 (ja) 半導体装置の評価方法
US20030197175A1 (en) Test structure for evaluating antenna effects
KR20060007020A (ko) 유전체 두께 결정 방법 및 장치와 전기 소자 제조 방법
CN109192676B (zh) 界面缺陷的表征方法
CN113437047B (zh) 半导体器件的测试结构及其制作方法以及存储器
Mackowiak et al. Electrical characterization of low temperature PECVD oxides for TSV applications
JPH09252038A (ja) プラズマ損傷評価装置及びプラズマ損傷評価方法
Stucchi et al. Anomalous ${C} $–${V} $ Inversion in TSVs: The Problem and Its Cure
US6677608B2 (en) Semiconductor device for detecting gate defects
CN113497001A (zh) 半导体结构