TW200532812A - Semiconductor molding structure and method thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000000465 moulding Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004806 packaging method and process Methods 0.000 claims description 63
- 235000012431 wafers Nutrition 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 21
- 238000005520 cutting process Methods 0.000 claims description 8
- 238000012360 testing method Methods 0.000 claims description 6
- 239000000084 colloidal system Substances 0.000 claims description 4
- 238000007723 die pressing method Methods 0.000 claims 1
- 239000008393 encapsulating agent Substances 0.000 abstract description 7
- 238000005538 encapsulation Methods 0.000 description 9
- 238000013461 design Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 230000005484 gravity Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000005452 bending Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229920005989 resin Polymers 0.000 description 3
- 239000011347 resin Substances 0.000 description 3
- 230000000087 stabilizing effect Effects 0.000 description 3
- 238000003466 welding Methods 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 2
- 238000012536 packaging technology Methods 0.000 description 2
- 229920000515 polycarbonate Polymers 0.000 description 2
- 239000004417 polycarbonate Substances 0.000 description 2
- 229920001225 polyester resin Polymers 0.000 description 2
- 239000004645 polyester resin Substances 0.000 description 2
- 238000003825 pressing Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- NIXOWILDQLNWCW-UHFFFAOYSA-N Acrylic acid Chemical compound OC(=O)C=C NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 235000010627 Phaseolus vulgaris Nutrition 0.000 description 1
- 244000046052 Phaseolus vulgaris Species 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005034 decoration Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 150000002148 esters Chemical class 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 239000000344 soap Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
- 229920005992 thermoplastic resin Polymers 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
Landscapes
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
200532812 丨五、發明說明α) i【發明所屬之技術領域】 I 本發明係關於一種半導體模壓製法及其模壓結構,尤 |指一種可減少半導體裝置發生輕曲與變形之半導體模壓製 法及其模壓結構。 【先前技術】 球柵陣列半導體封裝技術是一種先進的半導體封裝技 術,其係如第5圖所示,以基板5 1作為半導體晶片5 2之承 載座,並於其上表面與下表面皆敷設導電跡線層5 4,而令 該晶片5 2以銲線5 3電性連接該上表面之導電跡線層5 4,以 藉其下表面所植入之銲球5 6而將電訊訊號傳送至外界,並 藉一形成於其上表面且包覆該晶片5 2與銲線5 3的封裝膠體 5 5保護該封裝件。 此一球栅陣列封裝件5 0為顧及製法上之成本考量與量 I產需要,一般係以批次方式(B a t c h T y p e)製作,亦即在 I 一整片基板條片(S u b s t r a t e S t r i p )上以多條格柵交錯的 i封裝分界線預先定義出複數個矩陣排列的封裝單元,經過 上片(D i e Bond)、銲接(W i r e Bond)及膠體封裝等步 驟後,再施予切單(S i n g u 1 a t i〇n)去除相鄰封裝單元間_ 的連結,以製成第5圖所示之單一半導體封裝件5 0。 習知上為提升製程效率,並降低膠體封裝之時間與成 本,常如美國專利第5,7 7 6,7 9 8號案所揭示之薄型球栅陣 列(Thin Fine Ball Grid Array, TFBGA)半導體封裝件 之模壓方法,如第6圖所示,先於基板1 0 0上形成複數個陣 列式之預定封裝區域(如元件符號1 0 1、1 0 2、1 0 3、1 0 4、
B11IS
17437聯測.ptd 第5頁 200532812 丨五、發明說明(2) j | 1 0 5、1 0 6專)’各該封裝區域係以環繞周圍之間隙;[q 7彼此 | S | i隔開。其中,該基板1 0 0係以基板條片之方式進行封裝製 |程,而該基板1 〇 〇周圍則形成有攔壩結構1 〇 8 ( D a m b a r ), 以令該等預定封裝區域位於該攔壩結構1 〇 8之内。然後, 以諸如樹脂(Ε ρ ο X y )之封裝膠體1 0 9覆蓋該攔壩結構1 §内 之陣列式封裝區域,經模壓作業後封裝位於基板1 〇 〇上之 多個封裝區域。其中,由於該攔壩結構1 〇 8環繞整個封裝 區域周圍,而可令覆蓋其中之封裝膠體1 〇 9形成平坦表 、。最後’經硬化製程(Post molding curing,PMC)以 使樹脂鍵結完成後,在所得封裝件的封裝區域之間隙丨〇 7 處切割封裝膠體1 〇 9及其下方之基板1 〇 〇,以分割每一封裝 區域,而得到如第5圖所示之個別半導體封裝件。 然而,此種習知方法之預定封裝區域係採陣列式排 列,經封裝於整個封裝區域後之封裝膠體1 〇 9面積極大, 一般為42.5 mm X 42.5 mm’易於高溫處理之pmc製程後, 因封裝膠體1 〇 9與基板1 0 0之熱膨脹係數不匹配(c 丁 e Mismatch)而產生不同之熱膨脹量,加以該薄型球柵陣列 基板1 0 0之厚度較薄,且該封裝膠體i 〇 9與基板i 〇 〇間之接· 觸馨5積又極大,導致該封裝件產生如第7圖所示之輕曲 -(War page)現象,形成製程良率與結構強度上的一大問 題,進而亦將因其平面度不佳而造成切割不易或損及切割 刀具之缺點。 因此’復有如美國專利第5,8 9 7,3 3 4號案所揭示,其 係於第8圖所示之基板條片6 1上建構複數個由封裝線6 3
200532812 丨五、發明說明(3) i( Package Line)劃分出來且相鄰的四方形基板單元62、
17437 聯測.ptd 第7頁 200532812 i五、發明說明(4) &匕一領域所迫切待解之課題。 i【發明内容】 ! 本發明之主要目的即在提供一種可防止因熱膨脹係數
17437聯測.ptd 第8頁 200532812 丨五、發明說明(5) I狀,而其高度則係低於該封裝單元之高度;同時,每一組 I相鄰之二封裝單元間係均形成有該連接部,而各組間之封 i裝單元間隔處則未形成有該連接部,或者,亦可變更設計 I為,所有相鄰之封裝單元間均形成有該連接部。 ! 因此,藉由前述之連接部設計,即可令該晶片承載件 I上的封裝單元間均維持著一適當的拘束力,而可令本發明 I所提出之半導體模壓製法及其.模壓結構發揮穩固整體結構 I之功效,既不致因材料熱膨脹係數不匹配而出現翹曲破 I壞,亦不致因重力效應而導致結構彎曲變形,充分提升了 結構強度與製程良率,解決了習知技術所遭逢之兩難問 題。 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 ! i式,熟習此技藝之人士可由本說明書所揭示之内容輕易地 i瞭解本發明之其他優點與功效。本發明亦可藉由其他不同 的具體實施例加以施行或應用,本說明書中的各項細節亦 可基於不同觀點與應用,在不悖離本發明之精神下進行各 種修飾與變更。 _ 第1 A、1 B圖係顯示本發明之半導體模壓製法與其模壓 結構的較佳實施例,首先,如第1 A圖所示,提供一晶片承 載件2 0,該晶片承載件2 0可為例如薄型球柵陣列基板,且
I 其表面上係形成有多條格柵狀交錯之預定裁切線,以由該 等預定裁切線定義複數個呈矩陣排列之半導體晶片2 1之承 載區域及最終切割道,其中該半導體晶片2 1係以銲線2 2與
17437 聯測.ptd 第9頁 200532812 五、發明說明(6) ^---- 訌晶片▲承載件20上之導電跡線電性連接;接著,進行本發 明之杈壓製程,其係如圖所示以一特製之上、下模豆2 3、 丨Γΐίίί ^承載件2°’以令每一晶片21與其銲線;2容設 =士 f具23之對應模穴25中,同時,相鄰兩模穴25係配 f ,以令同—組的兩模穴25間形成兩高度較模穴25 為低之連接通運3 0,俾使封裝膠體2 6自注膠口(未圖示)注 丨入該模穴25後,該封裝膠體26亦可填充於相鄰兩模穴“間 的兩連接通道30中。 接著,當所 裝^體2 6後,即 半導體裝置40, 一組, 所組成 上模具 相鄰兩 晶片承 淳該連 3 0設計 3·以 ί皁使該 遇大, f句束力 力而壓 因 且同一組 之連接部 2 3之連接 晶片21之 載件2 0上 接部3 1之 ’而成兩 連接相鄰 晶片承載 同時亦可 ,使該晶 迫呑玄晶片 此,藉由 有模穴2 5與連接通道3 0中均已填充滿該封 進行脫模步驟,而可如第1 jg圖般,製得一 此時即可見得兩相鄰封裝單元41係配置成 的兩封裝單元4 1間係以兩個由封裝膠體2 6 3 1相互連接,該連接部3 1即為對應於前述 通道3 0位置的封裝膠體2 6,以令用以包覆 封裝膠體2 6藉該連接部3 1而一體成形於該 ,再如第2圖之上視圖所示,可更清楚見 設計形狀,其係藉由該模穴2 5之連接通道 長條狀且相互間隔一距離的膠體連接部 _ 兩封裝單元4 1之封裝膠體2 6的中央位置, 件2 0與所有封裝膠·體2 6間之接觸面積不致 藉該連接部3 1提开相鄰兩封裝單元4 1間之 片承栽件2 〇兩端之封裝單元4 1不致因其重 承載件2 0彎曲變形。 如述揭示於該上模具2 3中之連接通道3 (h又
17437聯測.Ptd 第10頁 200532812 五、發明說明(7) 計,即可令模壓完成之相鄰兩封裝單元4 1間形成兩長條連 接部3 1,此時由於該長條連接部3 1與該晶片承載件2 0之接 觸面積並不大,故而將不致令該封裝膠體2 6於熱膨脹時產 I生過大之束缚,而可藉該連接部31之兩側釋放其熱膨脹應 力,亦不致因該封裝膠體2 6與該晶片承載件2 0間的熱膨脹 不匹配而產生翹曲現象;同時,亦由於該連接部3 1係用以 連接兩相鄰封裝單元4 1,故而其仍可對兩端側之封裝單元 4 1發揮適度的拘束力,以對抗該封裝單元之4 1重力效應, 使其不致因重力而出現彎曲變形現象,一舉解決了習知上 的兩大問題,並藉其結構設計而將該封裝單元4 1間的拘束 1 I力控制於一理想適當值,以發揮穩固整體模壓結構的功 效。 前述完成模壓之半導體裝置4 0可如習知製程般,再於 i進行植球、切割與測試等各步驟後,即成為一薄型球柵陣 i列半導體封裝件,此些步驟倶與習知製程相同,此處將不 I再贅述;此外,前述模壓製程中用以包覆該晶片2 1並形成
I i本發明所設計之連接部3 1的封裝膠體2 6係為例如環氧樹脂 (E p〇X y R e s i η )之熱固性樹脂或聚碳酸酯(P〇1 y c a r b〇n a t e E s t e r)、丙稀酸_樹脂、聚氯化甲稀及聚酯類(P〇1 y e s t e r )樹脂材料之熱塑性樹脂,但其材料並非僅限於此。 本發明所揭示之半導體模壓製法及其模壓結構並非僅 限於前述之實施例,而可如第3 A圖所示,變更該上模具2 3 I之連接通道3 0設計,以令每一對應於晶片2 1之相鄰模穴2 5 1間均形成有連接通道30,並使該模穴2 5與連接通道30均於
200532812 五、發明說明(8) 梃壓製程中填充滿封裝膠體2 6,而可如第3 B圖般於脫模步 驟後,令所有封裝單元4 1間均形成相互連接且由該封裝膠 體2 6組成之連接部3 1,因此,該晶片承載件2 0上之封裝膠 體2 6均將一體成型而包覆每一晶片2 1,且由於該連接部3 1 係如第4圖之上視圖所示為兩長條狀且相互間隔一距離的 封裝膠體2 6,故而將不致令該一體成型之封裝膠體2 6接觸 該晶片承載件2 0過大之面積,而可如前述實施例般,使每 封裝單元4 1間皆維持一適當的拘束力,防止該模壓結構 膨脹係數不匹配與重力所致的翹曲變形現象,發揮穩 構之功效。 綜上所述,本發明所提出之半導體模壓製法及其模壓 結構,確可藉其連接部之設計,發揮穩固整體結構之功 效,既不致因材料熱膨脹係數不匹配而出現翹曲破壞,亦 不致因重力效應而導致結構彎曲變形,充分提升了結構強 度與製程良率,解決了習知技術所遭逢之問題。 以上所述者僅係用以說明本發明之具體實例而已,並 非用以限定本發明之可實施範圍,舉凡熟習該項技術者在 未脫離本發明所揭示之精神與技術思想下所完成之一切箏 飾或改變,仍應由後述之申請專利範圍所涵蓋。
17437 聯測.ptd 第12頁 200532812 丨圖式簡單說明 i【圖式簡單說明】
17437 聯測.ptd 第13頁 200532812 圖式簡單說明 24 下 模 具 25 模 26 封 裝 膠 體 30 連 接 通 道 31 連 接 部 40 半 導 體 裝 置 41 封 裝 單 元 50 球 棚· 陣 列 封裝件 51 基 板 52 晶 片 53 銲 線 54 導 電 跡 線 層 5 5 封 裝 膠 體 56 銲 球 61 基 板 條 片 62 基 板 單 元 6· 封 裝 線 64 基 板 連 接 部 65 晶 片 66 銲 線 67 封 裝 單 元 68 封 裝 膠 體 69 空 隙
17437 聯測.ptd 第14頁
Claims (1)
- 200532812 I六、申請專利範圍 i 1. 一種半導體模壓製法,係包括以下步驟: ! 製備一承載有複數個半導體晶片之晶片承載件, | 並令該半導體晶片與該晶片承載件電性連接; 進行一模壓步驟,以於該晶片承載件上填充一封 裝膠體,並形成複數個分別包覆該半導體晶片的封裝 | 單元,同時,令至少一組相鄰之二封裝單元間形成由 該封裝膠體組成之至少一連接部;以及 I 進行脫模步驟,以形成一半導體模壓結構。 2. 如申請專利範圍第1項之半導體模壓製法,其中,該連 I 接部係以該封裝膠體填充於該模壓步驟之模具中的預 設連接通道而成形。 I 3. 如申請專利範圍第1項之半導體模壓製法,其中,相鄰 之封裝單元間係形成有兩相互間隔一距離的連接部。 4. 如申請專利範圍第1項之半導體模壓製法,其中,該連 接部之形狀係為長條狀。 |5.如申請專利範圍第1項之半導體模壓製法,其中,該連 接部之高度係低於該封裝單元之高度。 6. 如申請專利範圍第1項之半導體模壓製法,其中,每^ 組相鄰之二封·裝單元間均形成有該連接部,而各組間 之封裝單元間隔處則未形成有該連接部。 7. 如申請專利範圍第1項之半導體模壓製法,其中,所有 相鄰之封裝單元間係均形成有該連接部。 8. 如申請專利範圍第1項之半導體模壓製法,其中,該晶 I 片承載件係為薄型球柵陣列基板。17437 聯測.ptd 第15頁 200532812 i六、申請專利範圍 I 1¾.如申請專利範圍第1項之半導體模壓製法,其中,於該 I I 晶片承載件上係形成有多條格柵狀交錯之預定裁切 I 線,以由該等預定裁切線定義出每一封裝單元。 1 〇.如申請專利範圍第1項之半導體模壓製法,其中,該半 導體晶片係以銲線而與該晶片承載件電性連接。 11. 一種半導體模壓結構,係包括: 晶片承載件, 複數個半導體晶片,係接置於該晶片承載件上並 與其電性連接; 封裝膠體,係填充於該晶片承載件上,以形成複 數個分別包覆該半導體晶片的封裝單元;以及 至少一連接部,係由該封裝膠體所組成,並形成 於至少一組相鄰之二封裝單元間。 1 2 .如申請專利範圍第1 1項之半導體模壓結構,其中,相 鄰之封裝單元間係形成有兩相互間隔一距離的連接 部° 1 3 .如申請專利範圍第1 1項之半導體模壓結構,其中,該 連接部之形狀係為長條狀。 ]φ.如申請專利範·圍第1 1項之半導體模壓結構,其中,該 連接部之高度係低於該封裝單元之高度。 1 5 .如申請專利範圍第1 1項之半導體模壓結構,其中,每 一組相鄰之二封裝單元間均形成有該連接部,而各組 間之封裝單元間隔處則未形成有該連接部。 1 6 .如申請專利範圍第1 1項之半導體模壓結構,其中,所17437聯測.ptd 第16頁 200532812 I六、申請專利範圍 : 有相鄰之封裝單元間係均形成有該連接部。 :1 7.如申請專利範圍第1 1項之半導體模壓結構,其中,該 i 晶片承載件係為薄型球柵陣列基板。 |l8.如申請專利範圍第11項之半導體模壓結構,其中,於 ! 該晶片承載件上係形成有多條格柵狀交錯之預定裁切 ! 線,以由該等預定裁切線定義出每一封裝單元。 Il9.如申請專利範圍第11項之半導體模壓結構,其中,該 j 半導體晶片係以銲線而與該晶片承載件電性連接。17437 聯測.ptd 第17頁
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| TW93107387A TWI229392B (en) | 2004-03-19 | 2004-03-19 | Semiconductor molding structure and method thereof |
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| Application Number | Priority Date | Filing Date | Title |
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| TW93107387A TWI229392B (en) | 2004-03-19 | 2004-03-19 | Semiconductor molding structure and method thereof |
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| Publication Number | Publication Date |
|---|---|
| TWI229392B TWI229392B (en) | 2005-03-11 |
| TW200532812A true TW200532812A (en) | 2005-10-01 |
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ID=36071063
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW93107387A TWI229392B (en) | 2004-03-19 | 2004-03-19 | Semiconductor molding structure and method thereof |
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