TW200522284A - A carrier for stacked chips and a method for fabricating the same and a semiconductor package with the chip carrier - Google Patents

Description

200522284 _五、，發明說明（l) :【發明所屬之技術領域】 ’ 一種晶片承載件（Chip Carr ie〇 ，尤指一種在壓合 式基板至少一側上疊接一增層基板，以縮減銲球墊間距 (Finger Pitch)而於相同基板單位面積下設置更多數量 的輸入/輸出連接端之晶片承載件，及具有該晶片承載件 之半導體封裝件。 【先前技術】 隨著電子產業的蓬勃發展，電子產品亦逐漸邁入多功 —能、高性能的研發方向，為滿足半導體封裝件高積集度 (^ntegration)以及微型化（Miniaturization)的封裝需 1求，提供多數主被動元件及線路載接之基板（b〇ard)亦逐 漸由雙層板演變成多層板，以在有限的空間下藉由層間連 接技術（I n t e r 1 a y e r C〇η n e c t i〇η )擴大基板上可利用的電 路面積’俾以配合向電子密度之積體電路（integrated C i rcu i t)的需求。 傳統的多層電路板種類，以目前來說計有壓合式電路 板（Laminated，board)及增層式電路板（Build-up board) 兩種’其中以壓合法製成之多層板如第8A圖及第8B圖所 示’係於絕緣基材兩面的銅结上各形成一内層線路層 1響11 ’俾以構成一核心基板1 〇 〇 ”，之後，在不同核心基板 1 0 0 "，1 0 0 a n，1 〇 〇 b "之間分別夾置一黏著層5 ’’，經過疊層 (Laminated)及熱壓（Heat Press)等步驟，將不同核心基 板1 0 0 n， 1 0 0 a "，1 0 0 b ’’上下壓合即形成一多層基板結構。 惟以壓合法製造多層基板時，在層數及孔數的製造上

17508碎品.ptd 第8頁 200522284 五、發明說明（2) 有明顯限制，同時，由於其圖案化製程中係以壓合銅箔經 曝光、微影、姓刻等減層方式（S u b s t r a c t i v e )所形成，使 其銲球塾寬度及相鄰銲球墊間距（F i n g e r P i t c h)因受製 程限制最小均只能縮小到5 0" m，既難以適用高密度電性 連接端（I / 0 C ο η n e c t i ◦ n s )之封裝產品，也無法作為多晶 片模組（Multiple Chip Module， MCM)或晶片規格封裝 (Chip Scale Package， CSP)等半導體封裝件之基板來 源。 再者，受到傳統蝕刻製程之限制，基板上每一個銲球 墊最小寬度約為5 0 v in，加上相鄰銲球墊間最短距離約為 5 0 // m，此表示每多設一個銲球墊至基板上即須佔據約1 〇 〇 V m寬的距離，若進一步將該等銲球墊圓形環列在晶片周 圍外，並以半導體晶片之幾何中心作為圓心時，如第9圖 所示，各銲球墊6 π距離圓心的半徑R為1 〇 〇 η / 2 7Γ // m (其中 η為鮮球塾數量），因此基板1π上如佈有2 0 0個焊球塾時， 党到相鄰鋅球墊間距5 0 // m及銲球塾寬5 0 " m共1 0 0 // m寬度 的限制，銲球墊6，，排列的圓周長約為1 0 0 ( // m) X ( 2 0 0 - 1 )’換算其圓周直徑相當於6mm ;顯示基板輸入/輸出連接 端（未圖示）矩量增加而導致銲球墊佈設量提高時，相對 地銲球墊形成的圓周區域也會擴大而增加基板及封裝件的 成品面積。 又增層電路板必須由内至外逐層堆疊方能完成，而其 黾錄製程極為精密與緩慢，因此在量產（M a s s Product ion)上極為耗時、複雜而且成本極高，售價約為

17508矽品.ptd 第9頁 200522284 4五 '發明說明（3) 此不利於大量生產與普及使 因 :一般壓合板的三至五倍 用’。 為這溥小封I及降低成本之 第5，8 7 0，2 8 9號，其係揭露一 、 果國專矛 一單面電路板9。的底面設有 以^ σσ 1將積體電路晶片9 2黏結於單面兩 板90的頂面’且該I面電路板9Q及黏膠片91上 电 穿孔9 0 2、911:於該穿孔他、9"内穿設有導電杈T3 該導電柱93底私電性連接在單面電路板9〇的電路％ ^亥導電93的頂端則電性連接積體電路晶片92底’ 墊9 2 1，即成為一單層之單元結構9。 、1 請芩閱第1 〇 B圖，刖述之單元結構9上的單面電路板9 得擴展成一大面積的基板9 0 a，且在該基板9 〇 a上得電性連 接複數個積體電路晶片9 2，而在積體電路晶片9 2上再套裝 一内殼94,並以膠體95進行封裝，且在基板9〇3之一側設~ 有一作為輸入/輸出的連接為96’即可完成一單層多個的 封裝結構。 請參閱第1 Μ圖，若要夕層封裝，則將單元結構9與絕 緣層97上下交錯疊裝在一多層電路板90匕上，再以長導電 -才#98穿過各個單元結構9的。單面電路板90及多層電路板 _ 9 0 b，使各個單元結構9的單面電路板9 〇電性連接在多層電 路板9 0 b的上方’接著在堃裝的單元結構9外面包覆一外殼 9 9，且該外殼9 9的底面結合在多層電路板9 〇 b的上方，以 將疊裝的單元結構9封裝在多層電路板9〇b上，然後再於多

17508石夕品.ptd 第10頁 200522284 五、發明說明（4) 層電路板9 0 b底面連接作為輸出/輸入的銲球9 0 c，即成為 一多層封裝的結構。 而由於積體電路晶片9 2係藉由長導電柱9 8直接連接在 多層電路板9 0 b上，雖可降低封裝面積，但若要增加輸出/ 輸入接點的使用數目，則因單元結構9之單面電路板9 0所 能提供的接點有限，因此無法直接在單面電路板9 0上增加 接點，僅能藉由向外擴張電路基板的面積藉以增加接點的 數量，如此一來即無法減少面積以達薄小封裝之目的。 若僅能維持電路基板之面積，則無法增加輸出/輸入 接點的使用數目，如此一來即無法達到縮小體積、高密度 與多I / 0接點之封裝目的。 再者，該積體電路晶片9 2連接在多層電路板9 0 b後， 必須先經過一次封裝，之後的單層或多層封裝，則必須再 進行外形的第二次封裝，因而增加製造程序的複雜性，故 增加製造成本。 為此，如何改善封裝方式，使基板在容納大量銲球墊

17508石夕品.ptd 第11頁 200522284 '五、4發明說明（5) 湘鄰銲球墊間距至5 0/i m以下之堆疊式晶片承載件及其製 法，以及具有該堆疊式晶月承載件之半導體封裝件。 本發明之再一目的，係在提供一種僅須進行一次封裝 以降低製造成本之堆疊式晶片承載件之半導體封裝件。 為達成上述及其他目的，本發明係提供一種將增層式 基板（Build-up Substrate)及壓合式基板（Laminated Substrate)合而為一，並能進一步形成晶片朝上型或晶 片朝下型封裝結構，以減少封裝成品之整體尺寸之組合式 晶片承載件及其製法，以及具有該組合式晶片承載件之半 封裝件。 '其中，本發明之組合式晶片承載件係包括：一壓合式 基板（Laminated Substrate)，其包含至少一電路層及 一敷設於該電路層外之第一絕緣層，該第一絕緣層上係形 成複數個供該電路層外露之第一開口；至少一接置於該壓 合式基板上之增層式基板，該增層式基板具有複數層增層 線路層及一覆蓋在該增層線路層表面而與該壓合式基板第 一絕緣層相對之第二絕緣層，該第二絕緣層係形成有複數 個提供該增層線路層曝露之第二開口；以及複數個導電元 件，係形成於該第一開口及第二開口之間，俾接合該壓合 板電路層及該增層線路層而使該壓合式基板與該增層 _式基板之間電性連接。 而上述組合式晶片承載件之製法，則包括以下步驟： 預備一壓合式基板（Laminated Substrate)，該壓合式 基板包括有至少一電路層及一敷設於該電路層外之第一絕

]7508石夕品.ptd 第12頁 200522284 五、發明說明（6) 緣層，該第一絕緣層上係形成複數個供該電路層外露之第 一開口；製備至少一與該壓合式基板接置之增層式基板， 該增層式基板具有複數層增層線路層及一覆蓋在該增層線 路層表面而與該壓合式基板第一絕緣層相對之第二絕緣 層，且該第二絕緣層係形成有複數個提供該增層線路層曝 露之第二開口；以及，設置複數個導電元件至該第一開口 及第二開口之間，俾接合該壓合式基板電路層及該增層線 路層而使該壓合式基板與該增層式基板之間電性連接。 另外，本發明亦包含以上述堆疊式晶片承載件載接晶 片之球柵陣列式半導體封裝件。該半導體封裝件係包括： 一組合式晶片承載件，其包含一壓合式基板，至少一增層 式基板及提供該壓合式基板與增層式基板接合並且電性連 接之複數個導電元件，其中，該增層式基板中央部係設有 一晶承載區；至少一半導體晶片，係接置於該組合式晶 片承載件之晶片承載區上，並與該堆疊式晶片承載件電性 導接；一封裝膠體，用以包覆該半導體晶片；以及複數個 銲球，係植接於該組合式晶片承載件上。 由於增層式基板之相鄰銲球墊間距及銲球墊寬在現有 製程上可以控制到2 0/z m，相較於壓合式基板5 0〆m的製程 極限，當基板上佈設相同數量之銲球墊並以圓形環繞於晶 片周圍時，若按照圓周等於（相鄰銲球墊間距（// m)+銲 球墊寬（V m))乘以（銲球墊數量-1)計算，排列銲球墊 所佔據的圓周直徑將可從原本的6mm縮減至2. 5mm而明顯降 低基板使用面積，以橫向縮減該基板及半導體封裝件的尺

17508石夕品.ptd 第13頁 200522284 五、，發明說明（7) -·寸 〇 另一方面，本發明之組合式晶片承載件整合增層式基 板與壓合式基板’利用增層式基板在線路精密度上南出壓 合式基板，在有限的基板面積下佈設更多數量之銲球墊， 而壓合式基板在結構強度與製作成本上優於增層式基板之 特點，使壓合式基板可以提供良好的結構強度，以及相對 於增層式基板來說可降低整體封裝件之製作成本。 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 #，熟習此技藝之人士可由本說明書所揭示之内容輕易地 '瞭解本發明之其他優點與功效。本發明亦可藉由其他不同 的具體實施例加以施行或應用，本說明書中的各項細節亦 可基於不同觀點與應用，在不悖離本發明之精神下進行各 種修飾與變更。 以下之實施例係進一步詳細說明本發明之觀點，但並 非以任何觀點限制本發明之範疇。 本發明係提供一種將增層式基板（Bui ld-up Substrate)及壓合式基板（Laminated Substrate)合而 為一，並且進一步形成晶片朝下型之覆晶方式 (鲁1 lp-chip)，如第1 A圖及第1B圖所示之封裝結構，或晶 _片朝上型之焊線式（wire bond)，如第2 A圖及第2 B圖所示 之封裝結構，以減少封裝成品尺寸之組合式晶片承載件及 其製法，以及具有該組合式晶片承載件之半導體封裝件， 而藉由下述實施例分別予以詳細說明。

17508碎品.ptd 第14頁 200522284 五、發明說明（8) 本發明具有組合式晶片承載件之半導體封裝件係包 括·一堆$式晶片承載件1 ;至少一半導體晶片2係以覆晶 式if Chlp)電性連接組合在該堆疊式晶片承載件1頂 面’如第1 A圖及第丨B圖所示，或該半導體晶片2以銲線式 (Wire fond)電性連接組合在該堆疊式晶片承載件1頂 面’如第2A圖及第2B圖所示；一封裝膠體3係用以包覆該 半導體晶片2 ;以及複數個植接於該堆疊式晶片承載件1底 部之銲球4。 而上述堆疊式晶片承載件1及其製法進一步包括··預 備一壓合式基板1〇( Laminated Substrate)，該壓合式 基板1 0之一側係提供該等銲球4植接’以供半導體晶片2與 外部裝置（未圖示）電性連結；製備至少一增層式基板丄工 (Bui Id-up Substrate)，係接置於該壓合式基板丨味植 球之一側，該增層式基板Π上設有至少一供半導體晶片2 女置之aa片承載區1 1 〇，以及，提供至少一導電元件1 2， 係用以接合並提供該壓合式基板1 〇與該增層式基板1丨兩 連接。 兒 如第3 A圖及篇3 B圖所示，該壓合式基板1〇 (L a m i n a t e d S u b s t r a t e)係包含多數如銅箔與例如b 丁樹 脂、聚亞Si胺C Ρ ο 1 y 1 m i d e) 、F R - 5樹脂或環氧樹脂等絕 緣材料所製成之核心基板1 〇 〇，以及形成於該核心基板工⑽ 表面之一或多層内層線路層101，其中，該壓合式基板1〇 之一側係形成有多數銲球墊1 〇 3提供銲球（未圖示）植

17508石夕品.ptd 第15頁 200522284 五、，發明說明（9) •線路層1 0 1經過圖案化後’於該内層線路層1 〇 1上外覆一層 具·有多數第—開口 1 〇 2 a之第一拒銲劑層1 0 2 ( S〇1 d e r M a s k )，以使該内廣線路層1 〇 1透過各第一開口 102 a而外露。 如第4A圖戶斤示’該增層式基板11( Build-up Subs t rat e)係利用增層技術交互堆疊多層絕緣層及導電 層，並於該絕緣層中開設多數導電貫孔1 1 3 ( C〇n d u c t i v e V l a)，經過電鍍以及圖案化等製程後形成複數層上下電 性導通之增層線路層1 1 4。惟如第4 B圖所示，本發明之堆 -疊式晶片承載件’係在增層式基板i 中央形成一晶片承載 ¥1 1 0，該晶片承載區1 1 〇藉以電性連接半導體晶片2。 而為阻隔外界電性干擾，增層式基板1 1外側的增層線 路層1 1 4經過圖案化後，亦會和壓合式基板1 〇一樣於基板 最外側覆蓋一層具複數個第二開口丨丨“之第二拒銲劑層 1 1 2，該第二開口 1 1 2a之位置係與該壓合式基板丨〇之第一 開口 1 0 2a位置彼此對應，以形成如第4β圖底視圖所示之基 板結構。 本發明之堆疊式。曰y 7 Μ Λ曰曰片承載件1不同於習知承載件之 處，係利用至少導·兩； ^ v &兀件1 2將該壓合式基板1 〇及增層式 基板11合而為一，該篆秦— 應。， ^ ♦电兀件1 2如導電性膠黏劑、銲錫膏 _S〇lder Paste)或辟力p n 乂4干錫凸塊（Solder Bump)等，俾藉 由膠黏或迴銲等技術八#阿、人 ^ ^ ^ — 了 7该堡合式基板1 0與增層式基板1 1間 電性連接。以本貫施伽主 ^ . , . . , n ^ 例為例，如第5A圖及第5B圖所示，該 壓合式基板1 0之第一拓π Λ ^ 娜# 祖在干劑層1 0 2的第一開口 1 〇 2 a處利用 網印或點膠寺方式塗彳右 佈一鲜錫膏1 2後，將該增層式基板1 1

第16頁 200522284 五、發明說明（10) 覆K i: t ί基板10上’以使該第一開口102a與該第二開 口 1 1 2a對應接觸而讓該銲錫膏1 2溢流入該第二開口 1 1 ， I2iHreflow)等程序，使得該内層線路層1〇1及增層 ί導：元:之二能透過該銲錫膏12接合並且電性連接。惟 式基板 :板，合前預先佈設於該壓合 二拒銲劑層112异\ 2&外，亦可反過來預先形成於該第 s 、之第一開口 112a ’然本實施例之導電 1 1盥厣1式：：：電膠或銲錫膏外，凡不影響增層式基板 t ^ ^ ; ί板10電性接合之接合技術或元件，均包含於 本發明之可實施範疇。 右制：Τ增層式基板1 1之相鄰銲球墊間距及銲球墊寬在現 =二可以控制到2 〇 V m，相較於傳統壓合式基板5 0/CZ m 读 田I板上佈设相同數量之銲球墊並以圓形環 周圍時，若按照圓周等於（相鄰銲球墊間距q ™ '干球墊見（以m))乘以（銲球墊數量）計算，排列銲 :: Ϊ據的圓周直徑將可從原本的6m_減至V 5mm而明 用面積，棱向細減該基板及半導體封裝件的 了 f面，本發明之堆疊式晶片承載件丨整合增層式 二 舁壓合式基板10，利用該增層式基板丨丨在線路精密 =旦=於壓合式基板10，以在有限的基板面積下佈設更多 銲球墊，而該壓合式基板10在結構強度上佳於增層 ' 1之特點，使壓合式基板1〇可提供良好的結構強 又，以及相對於增層式基板丨丨來說可降低整體封裝件之製

200522284 五、發明說明（11) '作成本。 ‘ 請參閱第6圖，該封裝膠體3係為一散熱片3 a，而該散 熱片3 a係為一罩體，其四周邊固定在堆疊式晶片承載件1 之壓合式基板 避免半導體晶 果，此為本發 請參閱第 個相同或不同 基板1 1上方分 著再以封裝 封裝複數個半 目的，且僅須 省製造成本。 上述實施 而非用於限制 背本發明之精 化。因此，本 範圍所列。 1 0上面，俾可藉由該散熱片3 a進行散熱，以 片2過熱而損壞，因而可以更佳的使用效 明封裝之另一實施。 7圖，該壓合式基板1 0上方得排開疊裝複數 尺寸規格的增層式基板1 1，且在各個增層式 別疊裝同功能或不同功能的半導體晶片2， 膠體3封裝，使其可在壓合式基板1 0上多重 導體晶片2，因而得以達到縮小封裝面積之 一次進行封裝，而得簡化封裝製程，俾以節 例僅為例示性說明本發明之原理及其功效， 本發明。任何熟習此技藝之人士均可在不違 神及範疇下，對上述實施例進行修飾與變 發明之權利保護範圍，應如後述之申請專利

]7508石夕品.ptd 第18頁 200522284 圖式簡單說明 【圖式簡單說明】 第1 A圖係為本發明具有該堆疊式晶片承載件之半導體 封裝件的晶片朝下型的分解組合示意圖； 第1 B圖係為本發明具有該堆疊式晶片承載件之半導體 封裝件的晶片朝下型的組合示意圖； 第2 A圖係為本發明具有該堆疊式晶片承載件之半導體 封裝件的晶片朝上型的分解組合7F意圖， 第2 B圖係為本發明具有該堆疊式晶片承載件之半導體 封裝件的晶片朝上型的組合示意圖； 第3 A圖係本發明堆疊式晶片承載件之壓合式基板之局 部剖視圖； 第3 B圖係本發明堆疊式晶片承載件之壓合式基板之底 視圖， 第4 A圖係本發明堆疊式晶片承載件之增層式基板之局 部剖視圖； 第4B圖係本發明堆疊式晶片承載件之增層式基板之上 視圖； 第5 A圖係本_發明之堆疊式晶片承載件中，該增層式基 板與壓合式基板接合前之示意圖； 第5 B圖係本發明之堆疊式晶片承載件中，該增層式基 板與壓合式基板接合後之示意圖； 第6圖係本發明具有堆疊式晶片承載件之半導體封裝 件另一封裝實施之剖面示意圖； 第7圖係本發明具有堆疊式晶片承載件之半導體封裝

1 7508石夕品· ptd 第19頁 200522284 圖式簡單說明 。件又一封裝實施之剖面示意圖； * 第8 A圖及第8 B圖係習知以壓合法製作多層基板之剖視 圖； 第9圖係習知銲球墊環設於晶片周圍之基板區域之假 想示意圖；以及 第1 0 A圖、第1 0 B圖及第1 0 C圖係為美國專利第 5，8 7 0，2 8 9號半導體封裝之剖視示意圖。 1 堆 疊 式 晶 片 承 載 件 1 0 0π 核 心 基 板 _0a 丨丨核 心 基 板 10 0b" 核 心 基 板 90a 基 板 101 > 10： 1，’ 内 層 線 102a 第 一 開 D 102 拒 銲 劑 層 103 銲 球 墊 10 壓 合 式 基 板 110 晶 片 承 載 1 12a 第 二 開 α 112 第 二 拒 銲 劑 層 113 導 電 貫 孔 1 14 增 層 線 路 層 11 增 層 式 基 板 12 銲 錫 膏 、 導 電 元 件 2 半 導 體 晶 片 3a 散 執 片 - 3 封 裝 膠 體 4 銲 球 5Π 黏 著 層 • 銲 球 墊 9 單 元 結 構 90 單 面 電 路 板 90b 多 層 電 路 板 90c 銲 球 901 電 路 9 0 2〜 91 1 .穿孔 91 黏 膠 片 92 積 體 電 路 晶 片 921 銲 墊

1 7508石夕品· ptd 第20頁 200522284 圖式簡單說明 93 導電柱 94 内殼 9 5 膠體 96 連接器 9 7 絕緣層 98 長導電柱 9 9 外殼 iiil 第21頁 17508石夕品.ptd

Claims (1)

1. 200522284 六、.申請專利範圍 3—種堆疊式晶片承載件，係包括： 一壓合式基板，其表面形成有複數個第一開口， 以外露出埋設於該第一開口下方之電路層； 至少一增層式基板，係接置於該壓合式基板上， 該增層式基板表面具有複數個第二開口 ，俾曝露出埋 設於該第二開口下方之增層線路層，且該增層式基板 上復設有至少一晶片承載區，以供至少一半導體晶片 電性連接在其上；以及 複數個導電元件，係形成於該第一開口及第二開 Φ 口之間，俾連接該電路層及該增層線路層而使該壓合 式基板與該增層式基板之間電性連接。 2. 如申請專利範圍第1項之堆疊式晶片承載件，其中，該 第一開口之位置係與該第二開口之位置相互對應。 3. 如申請專利範圍第1項之組合式晶片承載件，其中，該 導電元件係為一銲錫膏（Solder Paste)。 4. 如申請專利範圍第1項之堆疊式晶片承載件，其中，該 導電元件係為一導電性膠黏劑。 5 . —種堆疊式晶·片承載件之製法，係包含以下步驟： 預備一壓合式基板（Laminated Substrate)，其 _表面形成有複數個第一開口 ，以外露出埋設於該第一 開口下方之電路層； 製備至少一與該壓合式基板接置之增層式基板， 該增層式基板表面具有複數個第二開口 ，俾曝露出埋 設於該第二開口下方之增層線路層，且該增層式基板

   JI 11 II 17508石夕品.ptd 第22頁 200522284 六、申請專利範圍 上設有至少一晶片承載區，以供至少一半導體晶片電 性連接在其上；以及 設置複數個導電元件至該第一開口及第二開口之 間，俾連接該電路層及該增層線路層而使該壓合式基 板與該增層式基板之間電性連接。 6. 如申請專利範圍第5項之堆疊式晶片承載件之製法，其 中，該第一開口之位置係與該第二開口之位置相互對 應。 7. 如申請專利範圍第5項之堆疊式晶片承載件之製法，其 中，該導電元件係為一銲錫膏（Solder Paste)。 8. 如申請專利範圍第5項之堆疊式晶片承載件之製法，其 中，該導電元件係為一導電性膠黏劑。 9. 一種具有堆疊式晶片承載件之半導體封裝件，係包 括： 一堆疊式晶片承載件，其包含一壓合式基板，至 少一增層式基板及提供該壓合式基板與增層式基板接 合並且電性連接之複數個導電元件，其中，該增層式 基板中央部係設有至少一晶片承載件區； 至少一半導體晶片，係接置於該堆疊式晶片承載 件之晶片承載件區上，並與該堆疊式晶片承載件電性 導接； 一封裝膠體，用以包覆該半導體晶片；以及 複數個銲球，係植接於該堆疊式晶片承載件上。 1 〇 .如申請專利範圍第9項之半導體封裝件，其中，該半導

   17508石夕品.ptd 第23頁 200522284 六、.申請專利範圍 f 體封裝件係為一晶片朝上式球柵陣列半導體封裝件。 厂1 .如申請專利範圍第9項之半導體封裝件，其中，該半導 體封裝件係為一晶片朝下式球柵陣列半導體封裝件。 1 2 .如申請專利範圍第9項之半導體封裝件，其中，該壓合 式基板表面形成有複數個第一開口 ，以外露出埋設於 該第一開口下方之電路層。 1 3 .如申請專利範圍第9或1 1項之半導體封裝件，其中，該 導電元件係形成於該第一開口並與該電路層電性連 接。 如申請專利範圍第9項之半導體封裝件，其中，該增層 式基板表面具有複數個第二開口 ，俾曝露出埋設於該 第二開口下方之增層線路層。 1 5 .如申請專利範圍第9或1 3項之半導體封裝件，其中，該 導電元件係形成於該第二開口並與該增層線路層電性 連接。 1 6 .如申請專利範圍第9項之半導體封裝件，其中，該導電 元件係為一銲錫膏（Solder Paste)。 1 7 .如申請專利範圍第9項之半導體封裝件，其中，該導電 元件係為一導電性膠黏劑。

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