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KR102714991B1 - Display device and method for fabricating the same - Google Patents

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KR102714991B1
KR102714991B1 KR1020230111985A KR20230111985A KR102714991B1 KR 102714991 B1 KR102714991 B1 KR 102714991B1 KR 1020230111985 A KR1020230111985 A KR 1020230111985A KR 20230111985 A KR20230111985 A KR 20230111985A KR 102714991 B1 KR102714991 B1 KR 102714991B1
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KR
South Korea
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bank
disposed
distance
display area
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박용환
김미영
김종석
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삼성디스플레이 주식회사
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Abstract

표시 장치는 표시 영역 및 비표시 영역을 포함하는 베이스층, 적어도 하나의 유기층을 포함하는 소자층, 봉지층, 상기 봉지층 위에 배치되며 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층, 상기 신호 라인과 전기적으로 연결되며 상기 비표시 영역에 배치되는 패드, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 표시 영역 사이에 배치된 댐, 및 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고, 상기 뱅크는 제1 부분 및, 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이할 수 있다. A display device includes a base layer including a display area and a non-display area, a device layer including at least one organic layer, an encapsulation layer, an input sensing layer disposed on the encapsulation layer and including an electrode and a signal line electrically connected to the electrode, a pad electrically connected to the signal line and disposed in the non-display area, a dam disposed in the non-display area, a portion of which is disposed between the pad and the display area when viewed in a plan view, and a bank disposed in the non-display area, a portion of which is disposed between the portion of the dam and the pad when viewed in a plan view and does not overlap with the at least one organic layer, wherein the bank includes a first portion and a second portion, and a distance between an upper surface of the first portion of the bank and the base layer has a first distance, a distance between an upper surface of the second portion of the bank and the base layer has a second distance, and the first distance may be different from the second distance.

Figure 112023093997725-pat00024
Figure 112023093997725-pat00024

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME

본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 터치 라인 배선 패터닝 과정에서 발생하는 불량을 개선한 표시 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a display device and a manufacturing method thereof, and more specifically, to a display device and a manufacturing method thereof that improve defects occurring during a touch line wiring patterning process.

텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다. 표시 장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시 장치들은 입력장치로써 터치감지유닛을 구비한다.Various display devices are being developed for use in multimedia devices such as televisions, mobile phones, tablet computers, navigation systems, and game consoles. The input devices of the display devices include keyboards and mice. In addition, recently, display devices have been equipped with touch-sensitive units as input devices.

본 발명은 표시 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 터치 라인 배선 패터닝 과정에서 발생하는 불량을 개선한 표시 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a display device and a manufacturing method thereof, and more specifically, to a display device and a manufacturing method thereof that improve defects occurring during a touch line wiring patterning process.

본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 베이스층, 상기 베이스층의 상기 표시 영역에 배치된 복수의 발광 소자들을 포함하는 소자층, 상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층, 상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층, 상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 표시 영역 사이에 배치된 댐, 및 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고, 상기 뱅크는 제1 부분 및, 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이할 수 있다.
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치될 수 있다.
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제2 거리보다 클 수 있다.
상기 표시 장치는 상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고, 상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치될 수 있다.
상기 제1 부분, 상기 제3 부분, 및 상기 제2 부분은 제1 방향을 따라 배열되고, 상기 패드는 복수로 제공되고, 복수의 패드들은 상기 제1 방향을 따라 배열되고, 상기 신호 라인은 상기 캡핑층과 상기 제1 방향으로 이격될 수 있다.
상기 표시 영역은 상기 제1 방향과 교차하는 제2 방향으로 배열된 제1 비폴딩 영역, 폴딩 영역, 및 제2 비폴딩 영역을 포함할 수 있다.
상기 뱅크는 계단 형상을 가질 수 있다.
상기 봉지층은 제1 무기 박막, 상기 제1 무기 박막 위에 배치된 유기 박막, 상기 유기 박막 위에 배치된 제2 무기 박막을 포함하고, 상기 제1 무기 박막 및 상기 제2 무기 박막은 상기 댐을 커버하고, 상기 뱅크는 상기 제1 무기 박막 및 상기 제2 무기 박막과 비중첩할 수 있다.
상기 신호 라인은 상기 댐과 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 비표시 영역을 포함하는 베이스층, 상기 베이스층의 상기 표시 영역에 배치된 복수의 발광 소자들을 포함하는 소자층, 상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층, 상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층, 상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 표시 영역 사이에 배치된 댐, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크, 및 상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 포함하고, 상기 뱅크는 제1 두께를 갖는 제1 부분, 상기 제1 두께와 상이한 제2 두께를 갖는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에 배치된 제3 부분을 포함하며, 상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치될 수 있다.
상기 제2 두께는 상기 제1 두께보다 작고, 상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치될 수 있다.
상기 뱅크는 계단 형상을 가질 수 있다.
본 발명의 일 실시예에 따른 폴더블 휴대용 전자 장치는 액티브 영역 및 비표시 영역을 포함하는 베이스층, 상기 베이스층의 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 소자층, 상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층, 상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층, 상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 액티브 영역 사이에 배치된 댐, 및 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고, 상기 액티브 영역은 제1 방향으로 배열된 제1 비폴딩 영역, 폴딩 영역, 및 제2 비폴딩 영역을 포함하고, 상기 뱅크는 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 뱅크는 제1 부분 및 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이할 수 있다.
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치되될 수 있다.
상기 뱅크는 계단 형상을 가질 수 있다.
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제1 거리보다 클 수 있다.
상기 폴더블 휴대용 전자 장치는 상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고, 상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치될 수 있다.
본 발명의 일 실시예에 따른 플렉서블 장치는 액티브 영역 및 비표시 영역을 포함하는 베이스층, 상기 베이스층의 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 소자층, 상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층, 상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층, 상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드, 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 액티브 영역 사이에 배치된 댐, 및 상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고, 상기 액티브 영역은 제1 방향으로 인접한 비폴딩 영역 및 플렉서블 영역을 포함하고, 상기 뱅크는 상기 제1 방향과 상이한 제2 방향으로 연장되고, 상기 뱅크는 제1 부분 및 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이할 수 있다.
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치될 수 있다.
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제1 거리보다 클 수 있다.
상기 플렉서블 장치는 상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고, 상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치될 수 있다.
상기 뱅크는 계단 형상을 가질 수 있다.
A display device according to one embodiment of the present invention includes a base layer including a display area and a non-display area, an element layer including a plurality of light-emitting elements arranged in the display area of the base layer, an encapsulation layer disposed on the element layer and including at least one inorganic layer and at least one organic layer, an input sensing layer disposed on the encapsulation layer and including an electrode and a signal line electrically connected to the electrode, a pad electrically connected to the signal line and arranged in the non-display area, a dam disposed in the non-display area, a portion of which is disposed between the pad and the display area when viewed in a plan view, and a bank disposed in the non-display area, a portion of which is disposed between the portion of the dam and the pad when viewed in a plan view, the bank not overlapping with the at least one organic layer, the bank including a first portion and a second portion, and a distance between an upper surface of the first portion of the bank and the base layer has a first distance, a distance between an upper surface of the second portion of the bank and the base layer has a second distance, and the first distance may be different from the second distance.
At least a portion of said signal line may be disposed above said second portion of said bank.
The above bank further includes an inclined third portion disposed between the first portion and the second portion, and the first distance may be greater than the second distance.
The display device is disposed over the bank and further includes a capping layer comprising the same material as the signal line, and at least a portion of the capping layer can be disposed over the third portion of the bank.
The first portion, the third portion, and the second portion are arranged along a first direction, the pads are provided in plurality, the plurality of pads are arranged along the first direction, and the signal line can be spaced apart from the capping layer in the first direction.
The above display area may include a first non-folding area, a folding area, and a second non-folding area arranged in a second direction intersecting the first direction.
The above bank may have a stepped shape.
The sealing layer includes a first inorganic thin film, an organic thin film disposed on the first inorganic thin film, and a second inorganic thin film disposed on the organic thin film, wherein the first inorganic thin film and the second inorganic thin film cover the dam, and the bank may non-overlap with the first inorganic thin film and the second inorganic thin film.
The above signal line may overlap the above dam.
A display device according to one embodiment of the present invention comprises: a base layer including a display area and a non-display area, an element layer including a plurality of light-emitting elements arranged in the display area of the base layer, an encapsulation layer disposed on the element layer and including at least one inorganic layer and at least one organic layer, an input sensing layer disposed on the encapsulation layer and including an electrode and a signal line electrically connected to the electrode, a pad electrically connected to the signal line and arranged in the non-display area, a dam disposed in the non-display area and having a portion disposed between the pad and the display area when viewed in a plan view, a bank disposed in the non-display area and having a portion disposed between the portion of the dam and the pad when viewed in a plan view and not overlapping with the at least one organic layer, and a capping layer disposed on the bank and including the same material as the signal line, wherein the bank includes a first portion having a first thickness, a second portion having a second thickness different from the first thickness, and a third portion disposed between the first portion and the second portion, and at least a portion of the capping layer is disposed between the first portion and the second portion of the bank. It can be placed on top of the third part.
The second thickness is smaller than the first thickness, and at least a portion of the signal line can be disposed over the second portion of the bank.
The above bank may have a stepped shape.
A foldable portable electronic device according to one embodiment of the present invention comprises: a base layer including an active region and a non-display region, an element layer including a plurality of light-emitting elements arranged in the active region of the base layer, an encapsulation layer disposed on the element layer and including at least one inorganic layer and at least one organic layer, an input sensing layer disposed on the encapsulation layer and including an electrode and a signal line electrically connected to the electrode, a pad electrically connected to the signal line and arranged in the non-display region, a dam disposed in the non-display region and having a portion disposed between the pad and the active region when viewed in a plan view, and a bank disposed in the non-display region and having a portion disposed between the portion of the dam and the pad when viewed in a plan view, the bank not overlapping with the at least one organic layer, the active region including a first non-folding region, a folding region, and a second non-folding region arranged in a first direction, the bank extending in a second direction different from the first direction, the bank including a first portion and a second portion, and an upper surface of the first portion of the bank and the base layer The distance between the upper surface of the second portion of the bank and the base layer has a first distance, and the distance between the upper surface of the second portion of the bank and the base layer has a second distance, and the first distance may be different from the second distance.
At least a portion of said signal line may be arranged over said second portion of said bank.
The above bank may have a stepped shape.
The above bank further includes a third inclined portion disposed between the first portion and the second portion, and the first distance may be greater than the first distance.
The above foldable portable electronic device is disposed over the bank and further includes a capping layer including the same material as the signal line, and at least a portion of the capping layer can be disposed over the third portion of the bank.
A flexible device according to one embodiment of the present invention comprises: a base layer including an active region and a non-display region, an element layer including a plurality of light-emitting elements arranged in the active region of the base layer, an encapsulation layer disposed on the element layer and including at least one inorganic layer and at least one organic layer, an input sensing layer disposed on the encapsulation layer and including an electrode and a signal line electrically connected to the electrode, a pad electrically connected to the signal line and arranged in the non-display region, a dam disposed in the non-display region and having a portion disposed between the pad and the active region when viewed in a plan view, and a bank disposed in the non-display region and having a portion disposed between the portion of the dam and the pad when viewed in a plan view, and which does not overlap with the at least one organic layer, wherein the active region includes a non-folding region and a flexible region adjacent in a first direction, the bank extending in a second direction different from the first direction, the bank including a first portion and a second portion, and a distance between an upper surface of the first portion of the bank and the base layer has a first distance, and the The distance between the upper surface of the second portion of the bank and the base layer has a second distance, and the first distance may be different from the second distance.
At least a portion of said signal line may be disposed above said second portion of said bank.
The above bank further includes a third inclined portion disposed between the first portion and the second portion, and the first distance may be greater than the first distance.
The flexible device is disposed over the bank and further includes a capping layer comprising the same material as the signal line, wherein at least a portion of the capping layer can be disposed over the third portion of the bank.
The above bank may have a stepped shape.

본 발명은 뱅크에 경사진 경계부에 캡핑 패턴을 형성함으로써, 경계부 상에서 형성되는 포토 레지스트층의 두께 부족으로 인에 에칭 과정에서 뱅크 내부의 유기 물질이 누출되는 것을 방지하여 결과적으로 막 들뜸 등의 현상이 발생하는 것을 방지할 수 있다.The present invention prevents organic substances inside the bank from leaking during an etching process due to insufficient thickness of a photoresist layer formed on the boundary by forming a capping pattern at an inclined boundary of the bank, thereby preventing phenomena such as film lifting from occurring.

도 1은 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다.
도 2a는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 표시장치의 제3 동작에 따른 사시도이다.
도 2c은 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 4a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 5은 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도들이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다.
도 8a는 본 발명의 일 실시예에 따른 터치 감지 유닛의 단면도이다.
도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치 감지 유닛의 평면도이다.
도 8f은 도 8e의 AA영역의 부분 확대도이다.
도 9는 도 8E의 A-A' 절단선을 따라 절단된 단면도이다.
도 10a은 도 8E의 B-B' 절단선을 따라 절단된 단면도이다.
도 10b는 본 발명의 다른 일 실시예에 따른 뱅크(BAK)의 단면도이다.
도 11은 뱅크의 일부분에 대한 사시도이다.
도 12a 내지 도 12g는 뱅크 상에 제1 캡핑 패턴이 형성되는 과정을 도시한 도면이다.
도 13a 내지 13c는 본 발명의 다른 일 실시예를 설명하기 위한 평면도이다.
도 14는 본 발명의 다른 일 실시예를 설명하기 위한 단면도이다.
FIG. 1 is a perspective view of a first operation of a display device according to one embodiment of the present invention.
FIG. 2A is a perspective view of a second operation of a display device according to one embodiment of the present invention.
FIG. 2b is a perspective view of a third operation of a display device according to one embodiment of the present invention.
FIG. 2c is a cross-sectional view of a display device according to one embodiment of the present invention.
FIGS. 3A and 3B are perspective views of a display device according to one embodiment of the present invention.
FIG. 4a is a cross-sectional view of a display module according to one embodiment of the present invention.
FIG. 4b is a plan view of an organic light-emitting display panel according to one embodiment of the present invention.
Figure 5 is an equivalent circuit diagram of a pixel according to one embodiment of the present invention.
FIGS. 6A and 6B are partial cross-sectional views of an organic light-emitting display panel according to one embodiment of the present invention.
FIGS. 7A to 7C are cross-sectional views of thin film encapsulation layers according to one embodiment of the present invention.
FIG. 8a is a cross-sectional view of a touch sensing unit according to one embodiment of the present invention.
FIGS. 8b to 8e are plan views of a touch sensing unit according to one embodiment of the present invention.
Figure 8f is a partial enlarged view of area AA of Figure 8e.
Figure 9 is a cross-sectional view taken along line AA' of Figure 8E.
Figure 10a is a cross-sectional view taken along the BB' line of Figure 8E.
FIG. 10b is a cross-sectional view of a bank (BAK) according to another embodiment of the present invention.
Figure 11 is a perspective view of a portion of the bank.
FIGS. 12A to 12G are drawings illustrating a process of forming a first capping pattern on a bank.
Figures 13a to 13c are plan views illustrating another embodiment of the present invention.
Fig. 14 is a cross-sectional view illustrating another embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this specification, when a component (or region, layer, portion, etc.) is said to be "on", "connected", or "coupled" to another component, it means that it can be directly connected/coupled to the other component, or a third component may be arranged between them.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.Identical drawing reference numerals refer to identical components. Also, in the drawings, the thicknesses, proportions, and dimensions of the components are exaggerated for the purpose of effectively explaining the technical contents. "And/or" includes all combinations of one or more that the associated configurations can define.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are only used to distinguish one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as the second component, and similarly, the second component may also be referred to as the first component. The singular expression includes the plural expression unless the context clearly indicates otherwise.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.Additionally, terms such as "below," "lower," "above," and "upper," are used to describe the relationships between components depicted in the drawings. These terms are relative concepts and are described based on the directions indicated in the drawings.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.It should be understood that the terms "include" or "have" are intended to specify the presence of a feature, number, step, operation, component, part, or combination thereof described in the specification, but do not exclude in advance the possibility of the presence or addition of one or more other features, numbers, steps, operations, components, parts, or combinations thereof.

도 1은 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 동작에 따른 사시도이다. 도 2a는 본 발명의 일 실시예에 따른 표시장치(DD)의 제2 동작에 따른 사시도이다. 도 2b는 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 동작에 따른 사시도이다. Fig. 1 is a perspective view of a display device (DD) according to a first operation according to an embodiment of the present invention. Fig. 2a is a perspective view of a display device (DD) according to a second operation according to an embodiment of the present invention. Fig. 2b is a perspective view of a display device (DD) according to a third operation according to an embodiment of the present invention.

도 1에 도시된 것과 같이 제1 동작 모드에서, 이미지(IM)가 표시되는 표시면(IS)은 제1 방향축(DR1)과 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다. As illustrated in FIG. 1, in the first operation mode, the display surface (IS) on which the image (IM) is displayed is parallel to a plane defined by the first direction axis (DR1) and the second direction axis (DR2). The normal direction of the display surface (IS), i.e., the thickness direction of the display device (DD), is indicated by the third direction axis (DR3). The front (or upper surface) and the back (or lower surface) of each member are distinguished by the third direction axis (DR3). However, the directions indicated by the first to third direction axes (DR1, DR2, DR3) are relative concepts and can be converted into other directions. Hereinafter, the first to third directions refer to the same drawing reference numerals as the directions indicated by the first to third direction axes (DR1, DR2, DR3), respectively.

도 1, 도 2a, 및 도 2b는 플렉서블 표시장치(DD)의 일례로 폴더블 표시장치를 도시하였다. 그러나, 본 발명은 말려지는 롤러블 표시장치 또는 밴디드 표시장치일 수 있고, 특별히 제한되지 않는다. 또한, 본 실시예에서 플렉서블 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시장치(DD)는 플랫한 리지드 표시장치일 수도 있다. 본 발명에 따른 플렉서블 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 테블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다. FIG. 1, FIG. 2A, and FIG. 2B illustrate a foldable display device as an example of a flexible display device (DD). However, the present invention may be a rollable display device or a banded display device that is rolled up, and is not particularly limited thereto. In addition, although a flexible display device is illustrated in the present embodiment, the present invention is not limited thereto. The display device (DD) according to the present embodiment may be a flat rigid display device. The flexible display device (DD) according to the present invention can be used in large electronic devices such as televisions and monitors, as well as small and medium-sized electronic devices such as mobile phones, tablets, car navigation systems, game consoles, and smart watches.

도 1에 도시된 것과 같이, 플렉서블 표시장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 플렉서블 표시장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다. As illustrated in FIG. 1, the display surface (IS) of the flexible display device (DD) may include a plurality of areas. The flexible display device (DD) includes a display area (DD-DA) on which an image (IM) is displayed and a non-display area (DD-NDA) adjacent to the display area (DD-DA). The non-display area (DD-NDA) is an area on which an image is not displayed. FIG. 1 illustrates a vase as an example of the image (IM). As an example, the display area (DD-DA) may have a rectangular shape. The non-display area (DD-NDA) may surround the display area (DD-DA). However, the present invention is not limited thereto, and the shape of the display area (DD-DA) and the shape of the non-display area (DD-NDA) may be designed relatively.

도 1, 도 2a 및 도 2b에 도시된 것과 같이, 표시장치(DD)는 동작 형태에 따라 정의되는 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 벤딩축(BX)에 기초하여(on the basis of) 벤딩되는 벤딩영역(BA), 비벤딩되는 제1 비벤딩영역(NBA1), 및 제2 비벤딩영역(NBA2)을 포함할 수 있다. 도 2a에 도시된 것과 같이, 표시장치(DD)는 제1 비벤딩영역(NBA1)의 표시면(IS)과 제2 비벤딩영역(NBA2)의 표시면(IS)이 마주하도록 내측 벤딩(inner-bending)될 수 있다. 도 2b에 도시된 것과 같이, 표시장치(DD)는 표시면(IS)이 외부에 노출되도록 외측 벤딩(outer-bending)될 수도 있다. As illustrated in FIGS. 1, 2A, and 2B, the display device (DD) may include a plurality of regions defined according to an operation form. The display device (DD) may include a bending region (BA) that is bent on the basis of a bending axis (BX), a first non-bending region (NBA1) that is not bent, and a second non-bending region (NBA2). As illustrated in FIG. 2A, the display device (DD) may be inner-bended so that the display surface (IS) of the first non-bending region (NBA1) and the display surface (IS) of the second non-bending region (NBA2) face each other. As illustrated in FIG. 2B, the display device (DD) may also be outer-bended so that the display surface (IS) is exposed to the outside.

본 발명의 일 실시예에서 표시장치(DD)는 복수 개의 벤딩영역(BA)을 포함할 수 있다. 뿐만 아니라, 사용자가 표시장치(DD)를 조작하는 형태에 대응하게 벤딩영역(BA)이 정의될 수 있다. 예컨대, 벤딩영역(BA)은 도 2a 및 도 2b와 달리 제1 방향축(DR1)에 평행하게 정의될 수 있고, 대각선 방향으로 정의될 수도 있다. 벤딩영역(BA)의 면적은 고정되지 않고, 곡률반경에 따라 결정될 수 있다. 본 발명의 일 실시예에서 표시장치(DD)는 도 1 및 도 2a에 도시된 동작모드만 반복되도록 구성될 수도 있다.In one embodiment of the present invention, the display device (DD) may include a plurality of bending areas (BA). In addition, the bending areas (BA) may be defined to correspond to the manner in which the user operates the display device (DD). For example, unlike FIGS. 2A and 2B, the bending areas (BA) may be defined parallel to the first direction axis (DR1) or may be defined in a diagonal direction. The area of the bending areas (BA) is not fixed and may be determined according to the radius of curvature. In one embodiment of the present invention, the display device (DD) may be configured to repeat only the operation modes illustrated in FIGS. 1 and 2A.

도 2c은 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제2 방향축(DR2)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.Fig. 2c is a cross-sectional view of a display device (DD) according to one embodiment of the present invention. Fig. 2 illustrates a cross-section defined by a second direction axis (DR2) and a third direction axis (DR3).

도 2c에 도시된 것과 같이, 표시장치(DD)는 보호필름(PM), 표시모듈(DM), 광학부재(LM), 윈도우(WM), 제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3)를 포함한다. 표시모듈(DM)은 보호필름(PM)과 광학부재(LM) 사이에 배치된다. 광학부재(LM)는 표시모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시모듈(DM)과 광학부재(LM)를 결합하고, 제3 접착부재(AM3)는 광학부재(LM)와 윈도우(WM)를 결합한다. As shown in Fig. 2c, A display device (DD) includes a protective film (PM), a display module (DM), an optical member (LM), a window (WM), a first adhesive member (AM1), a second adhesive member (AM2), and a third adhesive member (AM3). The display module (DM) is disposed between the protective film (PM) and the optical member (LM). The optical member (LM) is disposed between the display module (DM) and the window (WM). The first adhesive member (AM1) combines the display module (DM) and the protective film (PM), the second adhesive member (AM2) combines the display module (DM) and the optical member (LM), and the third adhesive member (AM3) combines the optical member (LM) and the window (WM).

보호필름(PM)은 표시모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면을 제공한다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.The protective film (PM) protects the display module (DM). The protective film (PM) provides a first outer surface (OS-L) exposed to the outside and an adhesive surface that is adhered to the first adhesive member (AM1). The protective film (PM) prevents external moisture from penetrating the display module (DM) and absorbs external impact.

보호필름(PM)은 플라스틱 필름을 베이스 기판으로써 포함할 수 있다. 보호필름(PM)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌나프탈레이트(PEN, polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(PET, polyethyleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.The protective film (PM) may include a plastic film as a base substrate. The protective film (PM) may include a plastic film including any one selected from the group consisting of polyethersulfone (PES), polyacrylate, polyetherimide (PEI), polyethylenenaphthalate (PEN), polyethyleneterephthalate (PET), polyphenylene sulfide (PPS), polyarylate, polyimide (PI), polycarbonate (PC), polyarylene ether sulfone (poly(arylene ethersulfone)), and combinations thereof.

보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다. 본 발명의 일 실시예에서 보호필름(PM)은 생략될 수 있다.The material constituting the protective film (PM) is not limited to plastic resins and may include organic/inorganic composite materials. The protective film (PM) may include a porous organic layer and an inorganic material filled in the pores of the organic layer. The protective film (PM) may further include a functional layer formed on a plastic film. The functional layer may include a resin layer. The functional layer may be formed by a coating method. In one embodiment of the present invention, the protective film (PM) may be omitted.

윈도우(WM)는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다.The window (WM) may include a plastic film. The window (WM) may have a multilayer structure. The window (WM) may have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. The window (WM) may further include a bezel pattern. The multilayer structure may be formed through a continuous process or an adhesive process using an adhesive layer.

광학부재(LM)는 외부광 반사율을 감소시킨다. 광학부재(LM)는 적어도 편광필름을 포함할 수 있다. 광학부재(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학부재(LM)는 생략될 수 있다.The optical member (LM) reduces external light reflectance. The optical member (LM) may include at least a polarizing film. The optical member (LM) may further include a phase difference film. In one embodiment of the present invention, the optical member (LM) may be omitted.

표시모듈(DM)은 유기발광 표시패널(DP) 및 터치 감지 유닛(TS)을 포함할 수 있다. 터치 감지 유닛(TS)은 유기발광 표시패널(DP) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.The display module (DM) may include an organic light-emitting display panel (DP) and a touch sensing unit (TS). The touch sensing unit (TS) is directly disposed on the organic light-emitting display panel (DP). In this specification, the term "directly disposed" means formed by a continuous process, excluding attachment using a separate adhesive layer.

유기발광 표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1 참조)를 생성한다. 유기발광 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다. 본 실시예에서 유기발광 표시패널(DP)을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.The organic light-emitting display panel (DP) generates an image (IM, see FIG. 1) corresponding to input image data. The organic light-emitting display panel (DP) provides a first display panel surface (BS1-L) and a second display panel surface (BS1-U) facing each other in the thickness direction (DR3). Although the organic light-emitting display panel (DP) is exemplarily described in this embodiment, the display panel is not limited thereto.

터치 감지 유닛(TS)은 외부입력의 좌표정보를 획득한다. 터치 감지 유닛(TS)은 정전용량 방식으로 외부입력을 감지할 수 있다.The touch detection unit (TS) obtains coordinate information of external input. The touch detection unit (TS) can detect external input using a capacitive method.

별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학부재(LM)의 기능을 대체할 수 있다.Although not shown separately, the display module (DM) according to one embodiment of the present invention may further include an anti-reflection layer. The anti-reflection layer may include a color filter or a laminated structure of a conductive layer/insulating layer/conductive layer. The anti-reflection layer may absorb, cancel, or polarize light incident from the outside to reduce the external light reflectance. The anti-reflection layer may replace the function of the optical member (LM).

제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다. 결과적으로 유기 접착층은 유기층의 하나에 해당한다.Each of the first adhesive member (AM1), the second adhesive member (AM2), and the third adhesive member (AM3) may be an organic adhesive layer such as an optically clear adhesive film (OCA), an optically clear adhesive resin (OCR), or a pressure sensitive adhesive film (PSA). The organic adhesive layer may include an adhesive material such as a polyurethane type, a polyacrylic type, a polyester type, a polyepoxy type, or a polyvinyl acetate type. As a result, the organic adhesive layer corresponds to one of the organic layers.

별도로 도시하지 않았으나, 표시장치(DD)는 도 1, 도 2a, 및 도 2b에 도시된 상태를 유지하기 위해 상기 기능층들을 지지하는 프레임 구조물을 더 포함할 수 있다. 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다. Although not shown separately, the display device (DD) may further include a frame structure that supports the functional layers to maintain the states shown in FIGS. 1, 2a, and 2b. The frame structure may include a joint structure or a hinge structure.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시장치(DD-1)의 사시도이다. 도 3a는 펼쳐진 상태의 표시장치(DD-1)를 도시하였고, 도 3b는 밴딩된 상태의 표시장치(DD-1)를 도시하였다. Figures 3a and 3b are perspective views of a display device (DD-1) according to one embodiment of the present invention. Figure 3a illustrates the display device (DD-1) in an unfolded state, and Figure 3b illustrates the display device (DD-1) in a bent state.

표시장치(DD-1)는 하나의 벤딩영역(BA)과 하나의 비벤딩영역(NBA)을 포함할 수 있다. 표시장치(DD-1)의 비표시영역(DD-NDA)이 벤딩될 수 있다. 다만, 본 발명의 일 실시예에서 표시장치(DD-1)의 벤딩영역은 변경될 수 있다.The display device (DD-1) may include one bending area (BA) and one non-bending area (NBA). The non-display area (DD-NDA) of the display device (DD-1) may be bent. However, in one embodiment of the present invention, the bending area of the display device (DD-1) may be changed.

본 실시예에 따른 표시장치(DD-1)는, 도 1, 도 2a, 및 도 2b에 도시된 표시장치(DD)와 다르게, 하나의 형태로 고정되어 작동할 수 있다. 표시장치(DD-1)는 도 3b에 도시된 것과 같이 밴딩된 상태로 작동할 수 있다. 표시장치(DD-1)는 벤딩된 상태로 프레임 등에 고정되고, 프레임이 전자장치의 하우징과 결합될 수 있다.The display device (DD-1) according to the present embodiment can be operated while being fixed in one form, unlike the display devices (DD) illustrated in FIGS. 1, 2a, and 2b. The display device (DD-1) can be operated in a bent state as illustrated in FIG. 3b. The display device (DD-1) can be fixed to a frame or the like in a bent state, and the frame can be coupled with a housing of an electronic device.

본 실시예에 따른 표시장치(DD-1)는 도 2c에 도시된 것과 동일한 단면 구조를 가질 수 있다. 다만, 비벤딩영역(NBA)과 벤딩영역(BA)이 다른 적층 구조를 가질 수 있다. 비벤딩영역(NBA)은 도 2c에 도시된 것과 동일한 단면 구조를 갖고, 벤딩영역(BA)은 도 2c에 도시된 것과 다른 단면 구조를 가질 수 있다. 벤딩영역(BA)에는 광학부재(LM) 및 윈도우(WM)가 미배치될 수 있다. 즉, 광학부재(LM) 및 윈도우(WM)는 비벤딩영역(NBA)에만 배치될 수 있다. 제2 접착부재(AM2) 및 제3 접착부재(AM3) 역시 벤딩영역(BA)에 미배치될 수 있다.The display device (DD-1) according to the present embodiment may have the same cross-sectional structure as that illustrated in FIG. 2c. However, the non-bending area (NBA) and the bending area (BA) may have different laminated structures. The non-bending area (NBA) may have the same cross-sectional structure as that illustrated in FIG. 2c, and the bending area (BA) may have a different cross-sectional structure than that illustrated in FIG. 2c. The optical member (LM) and the window (WM) may not be placed in the bending area (BA). That is, the optical member (LM) and the window (WM) may only be placed in the non-bending area (NBA). The second adhesive member (AM2) and the third adhesive member (AM3) may also not be placed in the bending area (BA).

도 4a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이다. 도 5은 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 6a 및 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 부분 단면도들이다.FIG. 4a is a cross-sectional view of a display module (DM) according to an embodiment of the present invention. FIG. 4b is a plan view of an organic light-emitting display panel (DP) according to an embodiment of the present invention. FIG. 5 is an equivalent circuit diagram of a pixel (PX) according to an embodiment of the present invention. FIGS. 6a and 6b are partial cross-sectional views of an organic light-emitting display panel (DP) according to an embodiment of the present invention.

도 4a에 도시된 것과 같이, 유기발광 표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다. 베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. As illustrated in FIG. 4a, the organic light-emitting display panel (DP) includes a base layer (SUB), a circuit layer (DP-CL) disposed on the base layer (SUB), a device layer (DP-OLED), and a thin film encapsulation layer (TFE). The base layer (SUB) may include at least one plastic film. The base layer (SUB) may include a flexible substrate, such as a plastic substrate, a glass substrate, a metal substrate, or an organic/inorganic composite material substrate.

회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호 라인들 또는 화소의 제어회로를 구성할 수 있다. 소자층(DP-OLED)은 유기발광 다이오드들을 포함한다. 박막 봉지층(TFE)은 무기층과 유기층을 포함한다. 박막 봉지층(TFE)은 적어도 2개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분/산소로부터 발광소자층(DP-OLED)을 보호하고, 유기층은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호한다. 무기층은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층 등을 포함할 수 있다. 유기층은 아크릴 계열 유기물질을 포함할 수 있고, 이에 제한되지 않는다.The circuit layer (DP-CL) may include a plurality of insulating layers, a plurality of conductive layers, and a semiconductor layer. The plurality of conductive layers of the circuit layer (DP-CL) may form a control circuit of signal lines or pixels. The device layer (DP-OLED) includes organic light-emitting diodes. The thin film encapsulation layer (TFE) includes an inorganic layer and an organic layer. The thin film encapsulation layer (TFE) may include at least two inorganic layers and an organic layer disposed therebetween. The inorganic layers protect the light-emitting device layer (DP-OLED) from moisture/oxygen, and the organic layer protects the light-emitting device layer (DP-OLED) from foreign substances such as dust particles. The inorganic layer may include a silicon nitride layer, a silicon oxynitride layer, a silicon oxide layer, and the like. The organic layer may include, but is not limited to, an acrylic-based organic material.

터치 감지 유닛(TS)은 박막 봉지층(TFE) 상에 직접 배치된다. 터치 감지 유닛(TS)은 터치 센서들과 터치 신호 라인들을 포함한다. 터치 센서들과 터치 신호 라인들은 단층 또는 다층구조를 가질 수 있다. The touch sensing unit (TS) is directly disposed on the thin film encapsulation layer (TFE). The touch sensing unit (TS) includes touch sensors and touch signal lines. The touch sensors and touch signal lines may have a single-layer or multi-layer structure.

터치 센서들과 터치 신호 라인들은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치 센서들과 터치 신호 라인들은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치 센서들과 터치 신호 라인들은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 터치 감지 유닛(TS)에 대한 구체적인 내용은 후술한다.The touch sensors and touch signal lines may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide (ITZO), PEDOT, metal nanowires, and graphene. The touch sensors and touch signal lines may include a metal layer, such as molybdenum, silver, titanium, copper, aluminum, or an alloy thereof. The touch sensors and touch signal lines may have the same layer structure or different layer structures. Specific details regarding the touch detection unit (TS) will be described later.

도 4b는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이고, 도 5는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. FIG. 4b is a plan view of an organic light-emitting display panel (DP) according to an embodiment of the present invention, and FIG. 5 is an equivalent circuit diagram of a pixel (PX) according to an embodiment of the present invention.

도 4b에 도시된 것과 같이, 유기발광 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1 참조)의 표시영역(DD-DA, 도 1 참조) 및 비표시영역(DD-NDA, 도 1 참조)에 각각 대응한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1 참조)과 반드시 동일할 필요는 없고, 유기발광 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.As illustrated in FIG. 4b, the organic light-emitting display panel (DP) includes a display area (DA) and a non-display area (NDA) on a plane. The display area (DA) and the non-display area (NDA) of the organic light-emitting display panel (DP) correspond to the display area (DD-DA, see FIG. 1) and the non-display area (DD-NDA, see FIG. 1) of the display device (DD, see FIG. 1), respectively. The display area (DA) and the non-display area (NDA) of the organic light-emitting display panel (DP) are not necessarily the same as the display area (DD-DA, see FIG. 1a) and the non-display area (DD-NDA, see FIG. 1) of the display device (DD, see FIG. 1) and may be changed depending on the structure/design of the organic light-emitting display panel (DP).

유기발광 표시패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다. An organic light-emitting display panel (DP) includes a plurality of pixels (PX). An area where a plurality of pixels (PX) are arranged is defined as a display area (DA). In the present embodiment, a non-display area (NDA) may be defined along the border of the display area (DA).

유기발광 표시패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 및 제1 패드(PD1), 및 전원 공급 라인(E-VSS)을 포함한다. The organic light-emitting display panel (DP) includes gate lines (GL), data lines (DL), light-emitting lines (EL), a control signal line (SL-D), an initialization voltage line (SL-Vint), a voltage line (SL-VDD), a first pad (PD1), and a power supply line (E-VSS).

게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다. 전원 공급 라인(E-VSS)은 비표시영역(NDA)에는 표시영역(DA)의 3개의 측면을 둘러싸며 배치될 수 있다. 전원 공급 라인(E-VSS)의 복수 개의 화소들(PX)에 공통 전압(예컨대, 제2 전압)을 제공할 수 있다. 공통 전압은 상기 제1 전압보다 낮을 레벨의 전압일 수 있다. The gate lines (GL) are respectively connected to corresponding pixels (PX) among the plurality of pixels (PX), and the data lines (DL) are respectively connected to corresponding pixels (PX) among the plurality of pixels (PX). Each of the light-emitting lines (EL) may be arranged parallel to a corresponding gate line among the gate lines (GL). The control signal line (SL-D) may provide control signals to the gate driving circuit (GDC). The initialization voltage line (SL-Vint) may provide an initialization voltage to the plurality of pixels (PX). The voltage line (SL-VDD) is connected to the plurality of pixels (PX) and may provide a first voltage to the plurality of pixels (PX). The voltage line (SL-VDD) may include a plurality of lines extending in a first direction (DR1) and a plurality of lines extending in a second direction (DR2). The power supply line (E-VSS) may be arranged to surround three sides of the display area (DA) in the non-display area (NDA). A common voltage (e.g., a second voltage) can be provided to a plurality of pixels (PX) of a power supply line (E-VSS). The common voltage can be a voltage of a lower level than the first voltage.

비표시영역(NDA)의 일측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다. 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인 중 일부는 동일한 층에 배치되고, 일부는 다른 층에 배치된다. A gate driving circuit (GDC) connected to gate lines (GL) and emission lines (EL) may be arranged on one side of the non-display area (NDA). Some of the gate lines (GL), data lines (DL), emission lines (EL), control signal lines (SL-D), initialization voltage lines (SL-Vint), and voltage lines are arranged on the same layer, and some are arranged on different layers.

제1 패드(PD)는 데이터 라인들(DL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다. The first pad (PD) can be connected to the ends of data lines (DL), control signal lines (SL-D), initialization voltage lines (SL-Vint), and voltage lines (SL-VDD).

도 5에는 복수 개의 데이터 라인들(DL, 도 4b 참조) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다.FIG. 5 illustrates an example of an ith pixel (PXi) connected to the kth data line (DLk) among a plurality of data lines (DL, see FIG. 4b).

i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다. The ith pixel (PXi) includes an organic light-emitting diode (OLED) and a pixel driver circuit that controls the organic light-emitting diode. The driver circuit may include seven thin film transistors (T1 to T7) and one storage capacitor (Cst).

구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)의 애노드와 직접 접촉하거나, 다른 트랜지스터(본 실시예에서 제6 트랜지스터(T6))를 경유하여 연결될 수 있다.The driving transistor controls the driving current supplied to the organic light-emitting diode (OLED). The output electrode of the second transistor (T2) is electrically connected to the organic light-emitting diode (OLED). The output electrode of the second transistor (T2) may be in direct contact with the anode of the organic light-emitting diode (OLED) or may be connected via another transistor (the sixth transistor (T6) in this embodiment).

제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 게이트 신호(Si-1), i번째 게이트 신호(Si), i+1번째 게이트 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다. The control electrode of the control transistor can receive a control signal. The control signal applied to the ith pixel (PXi) can include the (i-1)th gate signal (Si-1), the ith gate signal (Si), the (i+1)th gate signal (Si+1), the data signal (Dk), and the ith emission control signal (Ei). In an embodiment of the present invention, the control transistor can include a first transistor (T1) and third to seventh transistors (T3 to T7).

제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 입력전극, i번째 게이트 라인(GLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력전극에 접속된 출력전극을 포함한다. 제1 트랜지스터(T1)는 i번째 게이트 라인(GLi)에 인가된 게이트 신호(Si, 이하 i번째 게이트 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 스토리지 커패시터(Cst)에 제공한다. 도 6a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 구체적으로, 도 6a는 도 5에 도시된 등가회로의 제1 트랜지스터(T1)에 대응하는 부분의 단면을 도시하였다. 도 6b는 도 5에 도시된 등가회로의 제2 트랜지스터(T2), 제6 트랜지스터(T6) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다. A first transistor (T1) includes an input electrode connected to the kth data line (DLk), a control electrode connected to the i-th gate line (GLi), and an output electrode connected to the output electrode of the second transistor (T2). The first transistor (T1) is turned on by a gate signal (Si, hereinafter referred to as the i-th gate signal) applied to the i-th gate line (GLi) and provides a data signal (Dk) applied to the k-th data line (DLk) to a storage capacitor (Cst). Fig. 6A is a partial cross-sectional view of an organic light-emitting display panel according to an embodiment of the present invention. Fig. 6B is a partial cross-sectional view of an organic light-emitting display panel according to an embodiment of the present invention. Specifically, Fig. 6A illustrates a cross-section of a portion corresponding to the first transistor (T1) of the equivalent circuit illustrated in Fig. 5. FIG. 6b illustrates a cross-section of a portion corresponding to the second transistor (T2), the sixth transistor (T6), and the organic light-emitting diode (OLED) of the equivalent circuit illustrated in FIG. 5.

도 6a 및 도 6b를 참조하면, 베이스층(SUB) 상에 회로층(DP-CL)이 배치된다. 별도로 도시하지 않았으나, 베이스층(SUB)의 일면 상에 기능층들이 더 배치될 수 있다. 기능층들은 배리어층 또는 버퍼층 중 적어도 어느 하나를 포함한다. Referring to FIGS. 6a and 6b, a circuit layer (DP-CL) is arranged on a base layer (SUB). Although not shown separately, functional layers may be further arranged on one surface of the base layer (SUB). The functional layers include at least one of a barrier layer and a buffer layer.

베이스층(SUB) 상에 제1 트랜지스터(T1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴), 제6 트랜지스터(T6)의 반도체 패턴(OSP6: 이하 제6 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 및 제6 반도체 패턴(OSP6)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다. A semiconductor pattern (OSP1: hereinafter referred to as a first semiconductor pattern) of a first transistor (T1), a semiconductor pattern (OSP2: hereinafter referred to as a second semiconductor pattern) of a second transistor (T2), and a semiconductor pattern (OSP6: hereinafter referred to as a sixth semiconductor pattern) of a sixth transistor (T6) are arranged on a base layer (SUB). The first semiconductor pattern (OSP1), the second semiconductor pattern (OSP2), and the sixth semiconductor pattern (OSP6) may be selected from amorphous silicon, polysilicon, and metal oxide semiconductor.

제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 위에는 제1 절연층(10)이 배치될 수 있다. 도 6b 및 도 6c에서는 제1 절연층(10)이 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6)을 커버하는 층 형태로 제공되는 것을 예시적으로 도시하였으나, 제1 절연층(10)은 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 에 대응하여 배치된 패턴으로 제공될 수도 있다.A first insulating layer (10) may be arranged on the first semiconductor pattern (OSP1), the second semiconductor pattern (OSP2), and the sixth semiconductor pattern (OSP6). In FIGS. 6b and 6c, the first insulating layer (10) is exemplarily illustrated as being provided in the form of a layer covering the first semiconductor pattern (OSP1), the second semiconductor pattern (OSP2), and the sixth semiconductor pattern (OSP6), but the first insulating layer (10) may also be provided as a pattern arranged corresponding to the first semiconductor pattern (OSP1), the second semiconductor pattern (OSP2), and the sixth semiconductor pattern (OSP6).

제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다. The first insulating layer (10) may include a plurality of inorganic thin films. The plurality of inorganic thin films may include a silicon nitride layer, a silicon oxynitride layer, and a silicon oxide layer.

제1 절연층(10) 상에는 제1 트랜지스터(T1)의 제어 전극(GE1: 이하, 제1 제어전극), 제2 트랜지스터(T2)의 제어 전극(GE2: 이하, 제2 제어전극), 제6 트랜지스터(T6)의 제어 전극(GE6: 이하, 제6 제어전극)이 배치된다. 제1 제어 전극(GE1), 제2 제어 전극(GE2), 제6 제어 전극(GE6)은 게이트 라인들(GL, 도 5a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다. On the first insulating layer (10), a control electrode (GE1: hereinafter, the first control electrode) of the first transistor (T1), a control electrode (GE2: hereinafter, the second control electrode) of the second transistor (T2), and a control electrode (GE6: hereinafter, the sixth control electrode) of the sixth transistor (T6) are arranged. The first control electrode (GE1), the second control electrode (GE2), and the sixth control electrode (GE6) can be manufactured according to the same photolithography process as the gate lines (GL, see FIG. 5a).

제1 절연층(10) 상에는 제1 제어 전극(GE1), 제2 제어 전극(GE2) 및 제6 제어 전극(GE6)을 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 평탄한 상면을 제공할 수 있다. 제2 절연층(20)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.A second insulating layer (20) covering the first control electrode (GE1), the second control electrode (GE2), and the sixth control electrode (GE6) may be arranged on the first insulating layer (10). The second insulating layer (20) may provide a flat upper surface. The second insulating layer (20) may include an organic material and/or an inorganic material.

제2 절연층(20) 상에 제1 트랜지스터(T1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 제2 출력전극), 제6 트랜지스터(T6)의 입력전극(SE6: 이하, 제6 입력전극) 및 출력전극(DE6: 제6 출력전극)이 배치된다. On the second insulating layer (20), an input electrode (SE1: hereinafter, the first input electrode) and an output electrode (DE1: the first output electrode) of the first transistor (T1), an input electrode (SE2: hereinafter, the second input electrode) and an output electrode (DE2: the second output electrode) of the second transistor (T2), and an input electrode (SE6: hereinafter, the sixth input electrode) and an output electrode (DE6: the sixth output electrode) of the sixth transistor (T6) are arranged.

제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 제6 입력전극(SE6)과 제6 출력전극(DE6)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제5 관통홀(CH5)과 제6 관통홀(CH6)을 통해 제6 반도체 패턴(OSP6)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6)는 바텀 게이트 구조로 변형되어 실시될 수 있다.The first input electrode (SE1) and the first output electrode (DE1) are respectively connected to the first semiconductor pattern (OSP1) through the first through hole (CH1) and the second through hole (CH2) penetrating the first insulating layer (10) and the second insulating layer (20). The second input electrode (SE2) and the second output electrode (DE2) are respectively connected to the second semiconductor pattern (OSP2) through the third through hole (CH3) and the fourth through hole (CH4) penetrating the first insulating layer (10) and the second insulating layer (20). The sixth input electrode (SE6) and the sixth output electrode (DE6) are respectively connected to the sixth semiconductor pattern (OSP6) through the fifth through hole (CH5) and the sixth through hole (CH6) penetrating the first insulating layer (10) and the second insulating layer (20). Meanwhile, in another embodiment of the present invention, the first transistor (T1), the second transistor (T2), and the sixth transistor (T6) may be implemented by modifying them into a bottom-gate structure.

제2 절연층(20) 상에 제1 입력전극(SE1), 제2 입력전극(SE2), 제6 입력전극(SE6), 제1 출력전극(DE1), 제2 출력전극(DE2), 제6 출력전극(DE6)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다. A third insulating layer (30) covering the first input electrode (SE1), the second input electrode (SE2), the sixth input electrode (SE6), the first output electrode (DE1), the second output electrode (DE2), and the sixth output electrode (DE6) is disposed on the second insulating layer (20). The third insulating layer (30) includes an organic layer and/or an inorganic layer. In particular, the third insulating layer (30) may include an organic material to provide a flat surface.

제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20), 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.Any one of the first insulating layer (10), the second insulating layer (20), and the third insulating layer (30) may be omitted depending on the circuit structure of the pixel. Each of the second insulating layer (20) and the third insulating layer (30) may be defined as an interlayer. The interlayer insulating layer is positioned between a conductive pattern positioned below and a conductive pattern positioned above the interlayer insulating layer to insulate the conductive patterns.

제3 절연층(30) 상에는 화소 정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(30) 상에 애노드(AE)가 배치된다. 애노드(AE)는 제3 절연층(30)을 관통하는 제7 관통홀(CH7)을 통해 제6 출력전극(DE6)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 애노드(AE)의 적어도 일부분을 노출시킨다. A pixel defining layer (PDL) and an organic light emitting diode (OLED) are arranged on the third insulating layer (30). An anode (AE) is arranged on the third insulating layer (30). The anode (AE) is connected to the sixth output electrode (DE6) through a seventh through hole (CH7) that penetrates the third insulating layer (30). An opening (OP) is defined in the pixel defining layer (PDL). The opening (OP) of the pixel defining layer (PDL) exposes at least a portion of the anode (AE).

화소(PX, 도 4b에 도시됨)는 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 애노드(AE)의 일부영역에 대응하게 정의되었다. A pixel (PX, as shown in FIG. 4b) can be arranged in a pixel area on a plane. The pixel area can include an emitting area (PXA) and a non-emitting area (NPXA) adjacent to the emitting area (PXA). The non-emitting area (NPXA) can surround the emitting area (PXA). In the present embodiment, the emitting area (PXA) is defined to correspond to a portion of the anode (AE) exposed by the opening (OP).

정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.The hole control layer (HCL) can be commonly arranged in the light-emitting area (PXA) and the non-light-emitting area (NPXA). Although not shown separately, a common layer such as the hole control layer (HCL) can be commonly formed in a plurality of pixels (PX, see FIG. 5a).

정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.An organic light-emitting layer (EML) is disposed on a hole control layer (HCL). The organic light-emitting layer (EML) can be disposed in an area corresponding to an opening (OP). That is, the organic light-emitting layer (EML) can be formed separately for each of a plurality of pixels (PX). In this embodiment, a patterned organic light-emitting layer (EML) is illustrated as an example, but the organic light-emitting layer (EML) can be commonly disposed for a plurality of pixels (PX). In this case, the organic light-emitting layer (EML) can generate white light. In addition, the organic light-emitting layer (EML) can have a multilayer structure.

유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 복수 개의 화소들(PX, 도 4b 참조)에 공통으로 형성될 수 있다.An electronic control layer (ECL) is disposed on an organic light-emitting layer (EML). Although not shown separately, the electronic control layer (ECL) may be formed commonly for a plurality of pixels (PX, see FIG. 4b).

전자 제어층(ECL) 상에 캐소드(CE)가 배치된다. 캐소드(CE)는 복수 개의 화소들(PX)에 공통적으로 배치된다. A cathode (CE) is arranged on an electronic control layer (ECL). The cathode (CE) is arranged in common for a plurality of pixels (PX).

캐소드(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 박막 봉지층(TFE)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 박막 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE)은 캐소드(CE)를 직접 커버할 수 있다.A thin film encapsulation layer (TFE) is disposed on a cathode (CE). The thin film encapsulation layer (TFE) is commonly disposed on a plurality of pixels (PX). The thin film encapsulation layer (TFE) includes at least one inorganic layer and at least one organic layer. The thin film encapsulation layer (TFE) may include a plurality of inorganic layers and a plurality of organic layers that are alternately stacked. In one embodiment of the present invention, the thin film encapsulation layer (TFE) may directly cover the cathode (CE).

도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들(TFE1, TFE2, TFE3)의 단면도들이다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명의 일 실시예들에 따른 박막 봉지층들(TFE1, TFE2, TFE3)을 설명한다.FIGS. 7A to 7C are cross-sectional views of thin film encapsulation layers (TFE1, TFE2, TFE3) according to one embodiment of the present invention. Hereinafter, thin film encapsulation layers (TFE1, TFE2, TFE3) according to one embodiment of the present invention will be described with reference to FIGS. 7A to 7C.

도 7a에 도시된 것과 같이, 박막 봉지층(TFE1)는 캐소드(CE, 도 6a 참조)에 접촉하는 첫번째 무기 박막(IOL1)을 포함하여 n개의 무기 박막들(IOL1 내지 IOLn)을 포함할 수 있다.As illustrated in FIG. 7a, the thin film encapsulation layer (TFE1) may include n inorganic thin films (IOL1 to IOLn), including a first inorganic thin film (IOL1) in contact with the cathode (CE, see FIG. 6a).

첫번째 무기 박막(IOL1)은 하부 무기 박막으로 정의되고, n개의 무기 박막들(IOL1 내지 IOLn) 중 첫번째 무기 박막(IOL1) 이외의 무기 박막들은 상부 무기 박막들으로 정의될 수 있다.The first inorganic thin film (IOL1) is defined as a lower inorganic thin film, and inorganic thin films other than the first inorganic thin film (IOL1) among the n inorganic thin films (IOL1 to IOLn) can be defined as upper inorganic thin films.

박막 봉지층(TFE1)는 n-1개의 유기 박막들(OL1 내지 OLn-1)을 포함하고, n-1개의 유기 박막들(OL1 내지 OLn-1)은 n개의 무기 박막들(IOL1 내지 IOLn)과 교번하게 배치될 수 있다. n-1개의 유기 박막들(OL1 내지 OLn-1)은 평균적으로 n개의 무기 박막들(IOL1 내지 IOLn)보다 더 큰 두께를 가질 수 있다.The thin film encapsulation layer (TFE1) includes n-1 organic thin films (OL1 to OLn-1), and the n-1 organic thin films (OL1 to OLn-1) can be alternately arranged with n inorganic thin films (IOL1 to IOLn). The n-1 organic thin films (OL1 to OLn-1) can have an average thickness greater than the n inorganic thin films (IOL1 to IOLn).

n개의 무기 박막들(IOL1 내지 IOLn) 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 유기 박막들(OL1 내지 OLn-1) 각각은 유기 모노머들을 증착하여 형성될 수 있다. 유기 모노머들은 아크릴계 모노머를 포함할 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE1)은 n번째 유기 박막을 더 포함할 수 있다.Each of the n inorganic thin films (IOL1 to IOLn) may be a single layer containing one material, or may have multiple layers each containing different materials. Each of the n-1 organic thin films (OL1 to OLn-1) may be formed by depositing organic monomers. The organic monomers may include an acrylic monomer. In one embodiment of the present invention, the thin film encapsulation layer (TFE1) may further include an nth organic thin film.

도 7b 및 도 7c에 도시된 것과 같이, 박막 봉지층들(TFE2, TFE3) 각각에 포함된 무기 박막들은 서로 동일하거나 다른 무기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다. 박막 봉지층들(TFE2, TFE3) 각각에 포함된 유기 박막들은 서로 동일하거나 다른 유기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다.As illustrated in FIGS. 7b and 7c, the inorganic thin films included in each of the thin film encapsulation layers (TFE2, TFE3) may have the same or different inorganic materials and may have the same or different thicknesses. The organic thin films included in each of the thin film encapsulation layers (TFE2, TFE3) may have the same or different organic materials and may have the same or different thicknesses.

도 7b에 도시된 것과 같이, 박막 봉지층(TFE2)는 순차적으로 적층된 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 제2 무기 박막(IOL2), 제2 유기 박막(OL2), 및 제3 무기 박막(IOL3)을 포함할 수 있다. As illustrated in FIG. 7b, the thin film encapsulation layer (TFE2) may include a first inorganic thin film (IOL1), a first organic thin film (OL1), a second inorganic thin film (IOL2), a second organic thin film (OL2), and a third inorganic thin film (IOL3) that are sequentially laminated.

제1 무기 박막(IOL1)은 2층 구조를 가질 수 있다. 제1 서브층(S1)과 제2 서브층(S2)은 서로 다른 무기물질을 포함할 수 있다.The first inorganic thin film (IOL1) may have a two-layer structure. The first sub-layer (S1) and the second sub-layer (S2) may contain different inorganic materials.

도 7c에 도시된 것과 같이, 박막 봉지층(TFE3)는 순차적으로 적층된 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 무기 박막(IOL20)을 포함할 수 있다. 제1 무기 박막(IOL10)은 2층 구조를 가질 수 있다. 제1 서브층(S10)과 제2 서브층(S20)은 서로 다른 무기물질을 포함할 수 있다. 제1 유기 박막(OL1)은 고분자를 포함하는 유기층이고, 제2 무기 박막(IOL20)은 2층 구조를 가질 수 있다. 제2 무기 박막(IOL20)은 서로 다른 증착 환경에서 증착된 제1 서브층(S100)과 제2 서브층(S200)을 포함할 수 있다. 제1 서브층(S100)은 저전원 조건에서 증착되고 제2 서브층(S200)은 고전원 조건에서 증착될 수 있다. 제1 서브층(S100)과 제2 서브층(S200)은 동일한 무기물질을 포함할 수 있다.As illustrated in FIG. 7c, the thin film encapsulation layer (TFE3) may include a first inorganic thin film (IOL10), a first organic thin film (OL1), and a second inorganic thin film (IOL20) that are sequentially laminated. The first inorganic thin film (IOL10) may have a two-layer structure. The first sub-layer (S10) and the second sub-layer (S20) may include different inorganic materials. The first organic thin film (OL1) is an organic layer including a polymer, and the second inorganic thin film (IOL20) may have a two-layer structure. The second inorganic thin film (IOL20) may include the first sub-layer (S100) and the second sub-layer (S200) deposited in different deposition environments. The first sub-layer (S100) may be deposited under a low power condition, and the second sub-layer (S200) may be deposited under a high power condition. The first sub-layer (S100) and the second sub-layer (S200) may contain the same inorganic material.

도 8a는 본 발명의 일 실시예에 따른 터치 감지 유닛(TS)의 단면도이다. 도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치 감지 유닛(TS)의 평면도이다.FIG. 8a is a cross-sectional view of a touch sensing unit (TS) according to one embodiment of the present invention. FIGS. 8b to 8e are plan views of a touch sensing unit (TS) according to one embodiment of the present invention.

도 8a에 도시된 것과 같이, 터치 감지 유닛(TS)은 하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 제1 도전층(TS-CL1), 상부 절연층(TS-HIL), 및 제2 도전층(TS-CL2)를 포함한다. 하부 절연층(TS-LIL)은 봉지층(TFE) 상에 직접 배치된다. 제1 도전층(TS-CL1)은 하부 절연층(TS-LIL) 상에 직접 배치된다. 다만 이에 제한되지 않고 제1 도전층(TS-CL1)과 하부 절연층(TS-LIL) 사이에는 또 다른 무기층(예컨대 버퍼층)이 더 배치될 수 있다. As illustrated in FIG. 8a, the touch sensing unit (TS) includes a lower insulating layer (TS-LIL), a middle insulating layer (TS-MIL), a first conductive layer (TS-CL1), an upper insulating layer (TS-HIL), and a second conductive layer (TS-CL2). The lower insulating layer (TS-LIL) is directly disposed on the encapsulation layer (TFE). The first conductive layer (TS-CL1) is directly disposed on the lower insulating layer (TS-LIL). However, the present invention is not limited thereto, and another inorganic layer (e.g., a buffer layer) may be further disposed between the first conductive layer (TS-CL1) and the lower insulating layer (TS-LIL).

제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.Each of the first conductive layer (TS-CL1) and the second conductive layer (TS-CL2) may have a single-layer structure or a multi-layer structure laminated along the third direction axis (DR3). The multi-layer conductive layer may include at least two of transparent conductive layers and metal layers. The multi-layer conductive layer may include metal layers including different metals. The transparent conductive layer may include ITO (indium tin oxide), IZO (indium zinc oxide), ZnO (zinc oxide), ITZO (indium tin zinc oxide), PEDOT, metal nanowires, and graphene. The metal layer may include molybdenum, silver, titanium, copper, aluminum, and alloys thereof.

제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 복수 개의 패턴들을 포함한다. 이하, 제1 도전층(TS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(TS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 터치 전극들 및 터치 신호 라인들을 포함할 수 있다. Each of the first conductive layer (TS-CL1) and the second conductive layer (TS-CL2) includes a plurality of patterns. Hereinafter, the first conductive layer (TS-CL1) is described as including first conductive patterns, and the second conductive layer (TS-CL2) is described as including second conductive patterns. Each of the first conductive patterns and the second conductive patterns may include touch electrodes and touch signal lines.

하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 무기물 또는 유기물을 포함할 수 있다. 무기물은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 유기물은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다. Each of the lower insulating layer (TS-LIL), the middle insulating layer (TS-MIL), and the upper insulating layer (TS-HIL) may include an inorganic material or an organic material. The inorganic material may include at least one of aluminum oxide, titanium oxide, silicon oxide, silicon nitride, silicon oxynitride, zirconium oxide, and hafnium oxide. The organic material may include at least one of an acrylic resin, a methacrylic resin, a polyisoprene, a vinyl resin, an epoxy resin, a urethane resin, a cellulose resin, a siloxane resin, a polyimide resin, a polyamide resin, and a perylene resin.

하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 단층 또는 다층구조를 가질 수 있다. 하부 절연층(TS-LIL), 중간 절연층(TS-MIL), 및 상부 절연층(TS-HIL) 각각은 무기층 및 유기층 중 적어도 어느 하나를 가질 수 있다. 무기층 및 유기층은 화학 기상 증착 방식에 의해 형성될 수 있다.Each of the lower insulating layer (TS-LIL), the middle insulating layer (TS-MIL), and the upper insulating layer (TS-HIL) may have a single-layer or multi-layer structure. Each of the lower insulating layer (TS-LIL), the middle insulating layer (TS-MIL), and the upper insulating layer (TS-HIL) may have at least one of an inorganic layer and an organic layer. The inorganic layer and the organic layer may be formed by a chemical vapor deposition method.

중간 절연층(TS-MIL)은 제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2)을 절연시키면 충분하고 그 형상은 제한되지 않는다. 제1 도전패턴들과 제2 도전패턴들의 형상에 따라 중간 절연층(TS-MIL)의 형상은 변경될 수 있다. 중간 절연층(TS-MIL)은 박막 봉지층(TFE)을 전체적으로 커버하거나, 복수 개의 절연 패턴들을 포함할 수 있다. 복수 개의 절연 패턴들은 후술하는 제1 연결부들(CP1) 또는 제2 연결부들(CP2)에 중첩하면 충분하다. The intermediate insulating layer (TS-MIL) is sufficient to insulate the first conductive layer (TS-CL1) and the second conductive layer (TS-CL2), and its shape is not limited. The shape of the intermediate insulating layer (TS-MIL) can be changed depending on the shapes of the first conductive patterns and the second conductive patterns. The intermediate insulating layer (TS-MIL) may cover the entire thin film encapsulation layer (TFE) or include a plurality of insulating patterns. It is sufficient for the plurality of insulating patterns to overlap the first connecting portions (CP1) or the second connecting portions (CP2) described below.

본 실시예에서 2층형 터치 감지 유닛을 예시적으로 도시하였으나 이에 제한되지 않는다. 단층형 터치 감지 유닛은 도전층 및 도전층을 커버하는 절연층을 포함한다. 도전층은 터치센서들 및 터치센서들에 연결된 터치 신호 라인들을 포함한다. 단층형 터치 감지 유닛은 셀프 캡 방식으로 좌표정보를 획득할 수 있다. In this embodiment, a two-layer type touch sensing unit is illustrated as an example, but is not limited thereto. A single-layer type touch sensing unit includes a conductive layer and an insulating layer covering the conductive layer. The conductive layer includes touch sensors and touch signal lines connected to the touch sensors. The single-layer type touch sensing unit can obtain coordinate information in a self-cap method.

도 8b에 도시된 것과 같이, 터치감지유닛(TS)은 제1 터치 전극들(TE1-1 내지 TE1-5), 제1 터치 전극들(TE1-1 내지 TE1-5)에 연결된 제1 터치 신호 라인들(TL1), 제2 터치 전극들(TE2-1 내지 TE2-4), 및 제2 터치 전극들(TE2-1 내지 TE2-4)에 연결된 제2 터치 신호 라인들(TL2), 제1 터치 신호 라인들(TL1)과 제2 터치 신호 라인들(TL2)에 연결된 제2 패드(PD2)를 포함할 수 있다. 도 8b에서는 5개의 제1 터치 전극들(TE1-1 내지 TE1-5)과 4개의 제2 터치 전극들(TE2-1 내지 TE2-4)을 포함하는 터치감지유닛(TS)을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. As illustrated in FIG. 8b, the touch sensing unit (TS) may include first touch electrodes (TE1-1 to TE1-5), first touch signal lines (TL1) connected to the first touch electrodes (TE1-1 to TE1-5), second touch electrodes (TE2-1 to TE2-4), and second touch signal lines (TL2) connected to the second touch electrodes (TE2-1 to TE2-4), and second pads (PD2) connected to the first touch signal lines (TL1) and the second touch signal lines (TL2). FIG. 8b illustrates, by way of example, a touch sensing unit (TS) including five first touch electrodes (TE1-1 to TE1-5) and four second touch electrodes (TE2-1 to TE2-4), but is not limited thereto.

제1 터치 전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치 전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)를 포함한다. 제1 터치 센서부들(SP1)은 제2 방향(DR2)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1)은 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호 라인들(TL1) 역시 메쉬 형상을 가질 수 있다. Each of the first touch electrodes (TE1-1 to TE1-5) may have a mesh shape in which a plurality of touch openings are defined. Each of the first touch electrodes (TE1-1 to TE1-5) includes a plurality of first touch sensor portions (SP1) and a plurality of first connection portions (CP1). The first touch sensor portions (SP1) are arranged along the second direction (DR2). Each of the first connection portions (CP1) connects two adjacent first touch sensor portions (SP1) among the first touch sensor portions (SP1). Although not specifically illustrated, the first touch signal lines (TL1) may also have a mesh shape.

제2 터치 전극들(TE2-1 내지 TE2-4)은 제1 터치 전극들(TE1-1 내지 TE1-5)과 절연 교차한다. 제2 터치 전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치 전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)를 포함한다. 제2 터치 센서부들(SP2)은 제1 방향(DR1)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2)은 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호 라인들(TL2) 역시 메쉬 형상을 가질 수 있다. The second touch electrodes (TE2-1 to TE2-4) are insulated and intersect the first touch electrodes (TE1-1 to TE1-5). Each of the second touch electrodes (TE2-1 to TE2-4) may have a mesh shape in which a plurality of touch openings are defined. Each of the second touch electrodes (TE2-1 to TE2-4) includes a plurality of second touch sensor portions (SP2) and a plurality of second connecting portions (CP2). The second touch sensor portions (SP2) are arranged along the first direction (DR1). Each of the second connecting portions (CP2) connects two adjacent second touch sensor portions (SP2) among the second touch sensor portions (SP2). The second touch signal lines (TL2) may also have a mesh shape.

제1 터치 전극들(TE1-1 내지 TE1-5)과 제2 터치 전극들(TE2-1 내지 TE2-4)은 정전 결합된다. 제1 터치 전극들(TE1-1 내지 TE1-5)에 터치 감지 신호들이 인가됨에 따라 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성된다. The first touch electrodes (TE1-1 to TE1-5) and the second touch electrodes (TE2-1 to TE2-4) are electrostatically coupled. When touch detection signals are applied to the first touch electrodes (TE1-1 to TE1-5), capacitors are formed between the first touch sensor portions (SP1) and the second touch sensor portions (SP2).

복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호 라인들(TL1), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호 라인들(TL2) 중 일부는 도 8a에 도시된 제1 도전층(TS-CL1)을 패터닝하여 형성하고, 다른 일부는 도 8a에 도시된 제2 도전층(TS-CL2)을 패터닝하여 형성할 수 있다.Some of the plurality of first touch sensor portions (SP1), the plurality of first connection portions (CP1), and the first touch signal lines (TL1), the plurality of second touch sensor portions (SP2), the plurality of second connection portions (CP2), and the second touch signal lines (TL2) may be formed by patterning the first conductive layer (TS-CL1) illustrated in FIG. 8A, and other some may be formed by patterning the second conductive layer (TS-CL2) illustrated in FIG. 8A.

다른 층 상에 배치된 도전 패턴들을 전기적으로 연결하기 위해, 도 8a에 도시된 중간 절연층(TS-MIL)을 관통하는 콘택홀을 형성할 수 있다. 이하, 도 8c 내지 도 8e를 참조하여 일 실시예에 따른 터치감지유닛(TS)을 설명한다.In order to electrically connect the challenge patterns arranged on different layers, a contact hole penetrating the middle insulating layer (TS-MIL) illustrated in FIG. 8a can be formed. Hereinafter, a touch sensing unit (TS) according to one embodiment will be described with reference to FIGS. 8c to 8e.

도 8c에 도시된 것과 같이, 하부 절연층(TS-LIL) 상에 제1 도전 패턴들이 배치된다. 제1 도전 패턴들은 브릿지 패턴들(CP1)을 포함할 수 있다. 브릿지 패턴들(CP1)이 하부 절연층(TS-LIL) 상에 직접 배치된다. 브릿지 패턴들(CP1)은 도 8b에 도시된 제2 연결부들(CP2)에 대응한다.As illustrated in FIG. 8c, first conductive patterns are arranged on the lower insulating layer (TS-LIL). The first conductive patterns may include bridge patterns (CP1). The bridge patterns (CP1) are arranged directly on the lower insulating layer (TS-LIL). The bridge patterns (CP1) correspond to the second connecting portions (CP2) illustrated in FIG. 8b.

도 8d에 도시된 것과 같이, 하부 절연층(TS-LIL) 상에 브릿지 패턴들(CP1)을 커버하는 중간 절연층(TS-MIL)이 배치된다. 중간 절연층(TS-MIL)에는 브릿지 패턴들(CP1)을 부분적으로 노출시키는 터치 콘택홀들(TCH)이 정의된다. 포토리소그래피 공정에 의해 터치 콘택홀들(TCH)이 형성될 수 있다.As illustrated in FIG. 8d, an intermediate insulating layer (TS-MIL) covering bridge patterns (CP1) is disposed on a lower insulating layer (TS-LIL). Touch contact holes (TCH) that partially expose the bridge patterns (CP1) are defined in the intermediate insulating layer (TS-MIL). The touch contact holes (TCH) can be formed by a photolithography process.

도 8e에 도시된 것과 같이, 제1 터치 절연층(TS-IL1) 상에 제2 도전 패턴들이 배치된다. 제2 도전 패턴들은 복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호 라인들(TL1), 복수 개의 제2 터치 센서부들(SP2) 및 제2 터치 신호 라인들(TL2)을 포함할 수 있다. 별도로 도시하지 않았으나, 중간 절연층(TS-MIL) 상에 제2 도전 패턴들을 커버하는 상부 절연층(TS-HIL)이 배치된다. As illustrated in FIG. 8e, second conductive patterns are arranged on a first touch insulating layer (TS-IL1). The second conductive patterns may include a plurality of first touch sensor portions (SP1), a plurality of first connection portions (CP1), and first touch signal lines (TL1), a plurality of second touch sensor portions (SP2), and second touch signal lines (TL2). Although not illustrated separately, an upper insulating layer (TS-HIL) covering the second conductive patterns is arranged on a middle insulating layer (TS-MIL).

본 발명의 다른 일 실시예에서 제1 도전 패턴들은 제1 터치 전극들(TE1-1 내지 TE1-5) 및 제1 터치 신호 라인들(TL1)을 포함할 수 있다. 제2 도전 패턴들은 제2 터치 전극들(TE2-1 내지 TE2-4) 및 제2 터치 신호 라인들(TL2)을 포함할 수 있다. 이때, 제1 터치 절연층(TS-IL1)에는 콘택홀들(CH)이 정의되지 않는다.In another embodiment of the present invention, the first conductive patterns may include first touch electrodes (TE1-1 to TE1-5) and first touch signal lines (TL1). The second conductive patterns may include second touch electrodes (TE2-1 to TE2-4) and second touch signal lines (TL2). In this case, contact holes (CH) are not defined in the first touch insulating layer (TS-IL1).

또한, 본 발명의 일 실시예에서 제1 도전 패턴들과 제2 도전 패턴들은 서로 바뀔 수 있다. 즉, 제2 도전 패턴들이 브릿지 패턴들(CP1)을 포함할 수 있다.Additionally, in one embodiment of the present invention, the first challenge patterns and the second challenge patterns may be interchanged. That is, the second challenge patterns may include bridge patterns (CP1).

도 8f은 도 8e의 AA영역의 부분 확대도이다.Figure 8f is a partial enlarged view of area AA of Figure 8e.

도 8f에 도시된 것과 같이, 제1 터치 센서부(SP1)는 비발광영역(NPXA)에 중첩한다. 제1 터치 센서부(SP1)는 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제5 방향(DR5)으로 연장하는 복수 개의 제1 연장부들(SP1-A)과 제5 방향(DR5)과 교차하는 제6 방향(DR6)으로 연장하는 복수 개의 제2 연장부들(SP1-B)을 포함한다. 복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 메쉬선으로 정의될 수 있다. 메쉬선의 선폭은 수 마이크로일 수 있다.As illustrated in FIG. 8F, the first touch sensor portion (SP1) overlaps the non-luminous area (NPXA). The first touch sensor portion (SP1) includes a plurality of first extension portions (SP1-A) extending in a fifth direction (DR5) intersecting the first direction (DR1) and the second direction (DR2), and a plurality of second extension portions (SP1-B) extending in a sixth direction (DR6) intersecting the fifth direction (DR5). The plurality of first extension portions (SP1-A) and the plurality of second extension portions (SP1-B) may be defined as mesh lines. The line width of the mesh line may be several microns.

복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 서로 연결되어 복수 개의 터치 개구부들(TS-OP)을 형성한다. 다시 말해, 제1 터치 센서부(SP1)는 복수 개의 터치 개구부들(TS-OP)을 구비한 메쉬 형상을 갖는다. 터치 개구부들(TS-OP)이 발광영역들(PXA)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 터치 개구부(TS-OP)는 2 이상의 발광영역들(PXA)에 대응할 수 있다.A plurality of first extension portions (SP1-A) and a plurality of second extension portions (SP1-B) are connected to each other to form a plurality of touch openings (TS-OP). In other words, the first touch sensor portion (SP1) has a mesh shape having a plurality of touch openings (TS-OP). Although the touch openings (TS-OP) are illustrated as corresponding to the light-emitting areas (PXA) one-to-one, the present invention is not limited thereto. One touch opening (TS-OP) may correspond to two or more light-emitting areas (PXA).

발광영역들(PXA)의 크기는 다양할 수 있다. 예를 들어, 발광영역들(PXA) 중 청색광을 제공하는 발광영역들(PXA)과 적색광을 제공하는 발광영역들(PXA)의 크기는 상이할 수 있다. 따라서, 터치 개구부들(TS-OP)의 크기 역시 다양할 수 있다. 도 8f에서는 발광영역들(PXA)의 크기가 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광영역들(PXA)의 크기는 서로 동일할 수 있고, 또한 터치 개구부들(TS-OP)의 크기도 서로 동일할 수 있다.The sizes of the light-emitting areas (PXA) may vary. For example, the sizes of the light-emitting areas (PXA) that provide blue light and the light-emitting areas (PXA) that provide red light among the light-emitting areas (PXA) may be different. Accordingly, the sizes of the touch openings (TS-OP) may also vary. In Fig. 8f, the sizes of the light-emitting areas (PXA) are illustrated as being various, but are not limited thereto. The sizes of the light-emitting areas (PXA) may be the same, and the sizes of the touch openings (TS-OP) may also be the same.

제1 터치 센서부(SP1)에 대한 내용은 제2 터치 센서부(SP2)에도 동일하게 적용될 수 있는 바, 제2 터치 센서부(SP2)에 대한 설명은 생략하도록 한다.The description of the first touch sensor unit (SP1) can be equally applied to the second touch sensor unit (SP2), so the description of the second touch sensor unit (SP2) is omitted.

이상 터치 감지 유닛에 대하여 설명하였으며, 도 8B 및 도 8E를 참조하여 댐 및 뱅크에 대해서 설명하기로 한다.The above touch sensing unit has been described, and the dam and bank will be described with reference to FIGS. 8B and 8E.

도 8B 및 도 8E를 참조하면, 댐(DAM)은 베이스층(SUB, 이하 기판이라 함)의 비표시 영역(NDA, 이하 주변 영역이라 함) 상에 배치된다. 좀 더 상세하게 설명하면 댐(DAM)은 평면상에서 폐곡선(closed loop) 형상을 가지며 표시 영역을 둘러싸는 형상을 가질 수 있다. 다만 댐(DAM)의 형상은 이에 한정되지 않으며, 다양한 형상으로 변형될 수 있다. 그리고 댐(DAM)은 복수 개일 수 있다. 예를 들어, 평면상에서 표시 영역을 둘러싸며 서로 이격되어 있는 복수 개의 댐들(DAM)이 주변 영역(NDA)에 배치될 수 있다. Referring to FIGS. 8B and 8E, a dam (DAM) is arranged on a non-display area (NDA, hereinafter referred to as a peripheral area) of a base layer (SUB, hereinafter referred to as a substrate). More specifically, the dam (DAM) may have a closed loop shape on a plane and may have a shape surrounding a display area. However, the shape of the dam (DAM) is not limited thereto and may be transformed into various shapes. In addition, there may be a plurality of dams (DAM). For example, a plurality of dams (DAM) that surround a display area on a plane and are spaced apart from each other may be arranged in the peripheral area (NDA).

뱅크(BAK)는 댐(DAM)과 인접하여 기판(SUB)의 주변 영역(NDA)에 배치된다. 뱅크(BAK)는 제2 패드(PD2)와 댐(DAM) 사이에 배치된다. 좀 더 상세하게 설명하면 뱅크(BAK)는 평면상에서 바(bar) 형상을 가질 수 있으나 이에 한정되지 않으며 다양하게 변형될 수 있다.The bank (BAK) is arranged in the peripheral area (NDA) of the substrate (SUB) adjacent to the dam (DAM). The bank (BAK) is arranged between the second pad (PD2) and the dam (DAM). In more detail, the bank (BAK) may have a bar shape on a plane, but is not limited thereto and may be modified in various ways.

제1 터치 신호 라인들(TL1)(TL1) 및 제2 터치 신호 라인들(TL2)(TL2)은 댐(DAM) 및 뱅크(BAK) 상에 배치되도록 연장되어 제2 패드(PD2)와 연결된다.댐(DAM) 및 뱅크(BAK)에 대해서는 도 9 내지 도 11에서 자세하게 설명하도록 한다.The first touch signal lines (TL1) (TL1) and the second touch signal lines (TL2) (TL2) are extended to be arranged on the dam (DAM) and the bank (BAK) and connected to the second pad (PD2). The dam (DAM) and the bank (BAK) will be described in detail with reference to FIGS. 9 to 11.

도 9는 도 8E의 A-A' 절단선을 따라 절단된 단면도이다. 도 10a는 도 8E의 B-B' 절단선을 따라 절단된 단면도이다. 도 10b는 본 발명의 다른 일 실시예에 따른 뱅크(BAK)의 단면도이다. 도 11은 뱅크(BAK)의 일부분에 대한 사시도이다.도 9 내지 도 11을 참조하면 댐(DAM)은 상측 부분(DAMU) 및 하측 부분(DAMD)을 포함할 수 있다. 상측 부분(DAMU)은 하측 부분(DAMD) 상에 배치된다. 좀 더 상세하게 설명하면 상측 부분(DAMU)은 하측 부분(DAMD)의 상면에 접촉하여 배치될 수 있다. 하측 부분(DAMD)은 제3 절연층(30, 도 6a 참조)과 동일 공정에 의해서 형성될 수 있다. 즉 하측 부분(DAMD)은 제3 절연층(30)과 동일 층상에 배치될 수 있다. 하측 부분(DAMD)은 유기층 및/또는 무기층일 수 있다. 특히 하측 부분(DAMD)은 평탄면을 제공하기 위해서 유기 물질을 포함할 수 있다.FIG. 9 is a cross-sectional view taken along line A-A' of FIG. 8E. FIG. 10a is a cross-sectional view taken along line B-B' of FIG. 8E. FIG. 10b is a cross-sectional view of a bank (BAK) according to another embodiment of the present invention. FIG. 11 is a perspective view of a portion of the bank (BAK). Referring to FIGS. 9 to 11, the dam (DAM) may include an upper portion (DAMU) and a lower portion (DAMD). The upper portion (DAMU) is disposed on the lower portion (DAMD). In more detail, the upper portion (DAMU) may be disposed in contact with an upper surface of the lower portion (DAMD). The lower portion (DAMD) may be formed by the same process as the third insulating layer (30, see FIG. 6a). That is, the lower portion (DAMD) may be disposed on the same layer as the third insulating layer (30). The lower portion (DAMD) may be an organic layer and/or an inorganic layer. In particular, the lower portion (DAMD) may include an organic material to provide a flat surface.

상측 부분(DAMU)은 화소 정의막(PDL)과 동일 공정에 의해서 형성될 수 있다. 즉 상측 부분(DAMU)은 화소 정의막(PDL)과 동일 층상에 배치될 수 있다. 상측 부분(DAMU)은 유기 물질을 포함할 수 있다. 예를 들어 상측 부분(DAMU)은 폴리 이미드 등과 같은 유기물을 포함할 수 있다.The upper portion (DAMU) can be formed by the same process as the pixel defining layer (PDL). That is, the upper portion (DAMU) can be arranged on the same layer as the pixel defining layer (PDL). The upper portion (DAMU) can include an organic material. For example, the upper portion (DAMU) can include an organic material such as polyimide.

댐(DAM)은 하측 부분(DAMD)과 상측 부분(DAMU)이 조합되어 단면상에서 돌출형의 형상을 가질 수 있다. 댐(DAM)은 봉지층(TFE) 내부에 형성되는 유기 박막 재질의 흐름을 제어하는 기능을 할 수 있다. 예를 들어 도 9에 도시된 봉지층(TFE)이 도 7c에 도시된 봉지층(TFE3)인 경우, 댐(DAM)은 제1 유기 박막(OL1)의 모노머들의 흐름을 제어할 수 있고, 제1 유기 박막(OL1)은 댐(DAM)에 의해서 제1 방향(DR1)으로의 이동이 제어될 수 있다. 따라서 봉지층(TFE)의 제1 무기 박막(IOL10)은 댐(DAM) 상에 직접 배치되고, 제2 무기 박막(IOL20)은 제1 무기 박막(IOL) 상에 직접 배치될 수 있다.The dam (DAM) may have a protruding shape in cross-section by combining a lower portion (DAMD) and an upper portion (DAMU). The dam (DAM) may have a function of controlling the flow of an organic thin film material formed inside the encapsulation layer (TFE). For example, when the encapsulation layer (TFE) illustrated in FIG. 9 is the encapsulation layer (TFE3) illustrated in FIG. 7c, the dam (DAM) may control the flow of monomers of the first organic thin film (OL1), and the movement of the first organic thin film (OL1) in the first direction (DR1) may be controlled by the dam (DAM). Accordingly, the first inorganic thin film (IOL10) of the encapsulation layer (TFE) may be directly disposed on the dam (DAM), and the second inorganic thin film (IOL20) may be directly disposed on the first inorganic thin film (IOL).

댐(DAM)에서 제1 방향(DR1)으로 일정 거리 이격되어 뱅크(BAK)가 배치될 수 있다. 뱅크(BAK)는 제1 뱅크부(BANK1), 경계부(BOR), 및 제2 뱅크부(BANK2)를 포함한다. 경계부(BOR)는 제1 뱅크부(BANK1)와 제2 뱅크부(BANK2) 사이에 배치된다.A bank (BAK) can be arranged at a predetermined distance from the dam (DAM) in the first direction (DR1). The bank (BAK) includes a first bank portion (BANK1), a boundary portion (BOR), and a second bank portion (BANK2). The boundary portion (BOR) is arranged between the first bank portion (BANK1) and the second bank portion (BANK2).

제1 뱅크부(BANK1)는 상측 부분(BU) 및 하측 부분(BD)을 포함할 수 있다. 상측 부분(BU)은 하측 부분(BD) 상에 배치된다. 좀 더 상세하게 설명하면 상측 부분(BU)은 하측 부분(BD)의 상면에 접촉하여 배치될 수 있다. 하측 부분(BD)은 제3 절연층(30, 도 6a 참조)과 동일 공정에 의해서 형성될 수 있다. 즉 하측 부분(BD)은 제3 절연층(30)과 동일 층상에 배치될 수 있다. 하측 부분(BD)은 유기층 및/또는 무기층일 수 있다. 특히 하측 부분(BD)은 평탄면을 제공하기 위해서 유기 물질을 포함할 수 있다. The first bank portion (BANK1) may include an upper portion (BU) and a lower portion (BD). The upper portion (BU) is disposed on the lower portion (BD). More specifically, the upper portion (BU) may be disposed in contact with an upper surface of the lower portion (BD). The lower portion (BD) may be formed by the same process as the third insulating layer (30, see FIG. 6a). That is, the lower portion (BD) may be disposed on the same layer as the third insulating layer (30). The lower portion (BD) may be an organic layer and/or an inorganic layer. In particular, the lower portion (BD) may include an organic material to provide a flat surface.

상측 부분(BU)은 화소 정의막(PDL)과 동일 공정에 의해서 형성될 수 있다. 상측 부분(BU)은 화소 정의막(PDL)과 동일 층상에 배치될 수 있다. 상측 부분(BU)은 화소 정의막(PDL)에 대응되는 부분 및 스페이서(SPC)를 포함할 수 있다. 스페이서(SPC)는 화소 정의막(PDL)에 대응되는 부분과 동시에 형성될 수 있다. 본 발명의 일 예에서 스페이서(SPC)는 화소 정의막(PDL) 상에 배치될 수 있다. 즉 제1 뱅크부(BANK1)는 댐(DAM)보다 높이가 클 수 있다. 상측 부분(BU)은 유기 물질을 포함할 수 있다. 예를 들어, 상측 부분(BU)은 폴리 이미드 등과 같은 유기물을 포함할 수 있다. The upper portion (BU) can be formed by the same process as the pixel defining film (PDL). The upper portion (BU) can be arranged on the same layer as the pixel defining film (PDL). The upper portion (BU) can include a portion corresponding to the pixel defining film (PDL) and a spacer (SPC). The spacer (SPC) can be formed simultaneously with the portion corresponding to the pixel defining film (PDL). In one example of the present invention, the spacer (SPC) can be arranged on the pixel defining film (PDL). That is, the first bank portion (BANK1) can be greater in height than the dam (DAM). The upper portion (BU) can include an organic material. For example, the upper portion (BU) can include an organic material such as polyimide.

경계부(BOR) 역시 제1 뱅크부(BANK1)와 동일하게 상측 부분(BRU) 및 하측 부분(BRD)을 포함할 수 있다. 나머지 설명은 제1 뱅크부(BANK1)와 동일하므로 생략하도록 한다.The boundary portion (BOR) may also include an upper portion (BRU) and a lower portion (BRD) similar to the first bank portion (BANK1). The remaining description is omitted as it is the same as the first bank portion (BANK1).

제2 뱅크부(BANK2)는 제3 절연층(30)과 동일 공정에 의해서 형성될 수 있다. 즉 제2 뱅크부(BANK2)는 제3 절연층(30)과 동일 층상에 배치될 수 있다. 제2 뱅크부(BANK2)는 유기층 및/또는 무기층일 수 있다. The second bank portion (BANK2) can be formed by the same process as the third insulating layer (30). That is, the second bank portion (BANK2) can be arranged on the same layer as the third insulating layer (30). The second bank portion (BANK2) can be an organic layer and/or an inorganic layer.

경계부(BOR)는 복수 개로 제공될 수 있다. 경계부(BOR)들 중 인접한 두 개의 경계부(BOR)들 사이에는 제2 뱅크부(BANK2)가 배치될 수 있다. 제2 뱅크부(BANK2)의 높이는 제1 뱅크부(BANK1) 및 경계부(BOR)의 높이보다 작게 형성될 수 있다.The boundary portion (BOR) may be provided in multiple units. A second bank portion (BANK2) may be arranged between two adjacent boundary portions (BOR). The height of the second bank portion (BANK2) may be formed to be smaller than the heights of the first bank portion (BANK1) and the boundary portion (BOR).

결론적으로 제1 뱅크부(BANK1)의 하측 부분(BD), 경계부(BOR)의 하측 부분(BRD), 및 제2 뱅크부(BANK2)는 일체로 형성될 수 있다.In conclusion, the lower part (BD) of the first bank portion (BANK1), the lower part (BRD) of the boundary portion (BOR), and the second bank portion (BANK2) can be formed integrally.

제2 뱅크부(BANK2) 및 경계부(BOR)가 형성됨에 따라 뱅크(BAK)는 봉지층(TFE)을 형성하는 데에 사용되는 마스크를 지지하는 과정에서 마스크로 인해 발생되는 찍힘 긁힘에 의해서 뱅크(BAK) 상면 상에서 발생되는 터치 신호 라인의 패터닝 불량을 방지할 수 있다. As the second bank portion (BANK2) and the boundary portion (BOR) are formed, the bank (BAK) can prevent patterning defects of touch signal lines occurring on the upper surface of the bank (BAK) due to scratches caused by the mask during the process of supporting the mask used to form the encapsulation layer (TFE).

도 12a 내지 도 12g는 뱅크(BAK) 상에 제1 캡핑 패턴(CAP1)이 형성되는 과정을 도시한 도면이다.FIGS. 12A to 12G are drawings illustrating a process of forming a first capping pattern (CAP1) on a bank (BAK).

도 12a에 도시된 바와 같이 뱅크(BAK) 상에는 하부 절연층(TS-LIL)이 형성될 수 있다. 하부 절연층(TS-LIL)은 증착 과정을 통해서 뱅크(BAK) 상에 형성될 수 있다.As illustrated in Fig. 12a, a lower insulating layer (TS-LIL) can be formed on the bank (BAK). The lower insulating layer (TS-LIL) can be formed on the bank (BAK) through a deposition process.

도 12b에 도시된 바와 같이 하부 절연층(TS-LIL) 상에는 중간 절연층(TS-MIL)이 증착 과정을 통해서 형성될 수 있다.As illustrated in Fig. 12b, a middle insulating layer (TS-MIL) can be formed on the lower insulating layer (TS-LIL) through a deposition process.

도 12c에서 도시된 바와 같이 후술할 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)로 형성될 도전층(CODL)이 중간 절연층(TS-MIL) 상에 형성될 수 있다. 도전층(CODL)은 증착 과정을 통해서 중간 절연층(TS-MIL) 상에 형성될 수 있다. 도전층(CODL)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 도전층(CODL)은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.As illustrated in FIG. 12c, a conductive layer (CODL) to be formed of a first capping pattern (CAP1) and touch signal lines (TL1, TL2) to be described later may be formed on the intermediate insulating layer (TS-MIL). The conductive layer (CODL) may be formed on the intermediate insulating layer (TS-MIL) through a deposition process. The conductive layer (CODL) may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide (ITZO), PEDOT, metal nanowires, and graphene. The conductive layer (CODL) may include a metal layer, for example, molybdenum, silver, titanium, copper, aluminum, or an alloy thereof.

도 12d를 참조하면 같이 도전층(CODL) 상에는 포토 레지스트층(PRE)이 형성될 수 있고, 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)이 형성될 부분을 제외한 나머지를 부분이 노광될 수 있다.Referring to FIG. 12d, a photoresist layer (PRE) may be formed on a conductive layer (CODL), and the remaining portion except for a portion where the first capping pattern (CAP1) and touch signal lines (TL1, TL2) are to be formed may be exposed.

도 12e를 참조하면 노광된 부분(ELA)에 대응하는 도전층(CODL)에 에칭(etching) 공정이 수행될 수 있다. 예를 들어 노광된 부분(ELA)에 대응하는 도전층(CODL)은 드라이(dry) 에칭 공정을 통해 식각될 수 있다.Referring to FIG. 12e, an etching process can be performed on a conductive layer (CODL) corresponding to an exposed portion (ELA). For example, the conductive layer (CODL) corresponding to the exposed portion (ELA) can be etched through a dry etching process.

도 12f를 참조하면 에칭 공정이 수행된 후 포토 레지스트층(PRE)은 스트립(strip) 공정을 통해서 제거될 수 있다. 포토 레지스트층(PRE)가 제거되어 경계부(BOR)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 제1 캡핑 패턴(CAP1)이 형성될 수 있고, 제2 뱅크부(BANK2)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 제1 터치 신호 라인들(TL1) 및 제2 터치 신호 라인들(TL2)이 형성될 수 있다.Referring to FIG. 12f, after the etching process is performed, the photoresist layer (PRE) can be removed through a strip process. When the photoresist layer (PRE) is removed, a first capping pattern (CAP1) can be formed between the middle insulating layer (TS-MIL) and the upper insulating layer (TS-HIL) corresponding to the boundary portion (BOR), and first touch signal lines (TL1) and second touch signal lines (TL2) can be formed between the middle insulating layer (TS-MIL) and the upper insulating layer (TS-HIL) corresponding to the second bank portion (BANK2).

도 10a, 도 11, 및 도 12f를 참조하면 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)이 커버되도록 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 형성될 수 있다. 상부 절연층(TS-HIL)은 증착 공정을 통해서 중간 절연층(TS-MIL) 상에 형성될 수 있다. Referring to FIGS. 10A, 11, and 12F, a first capping pattern (CAP1) and touch signal lines (TL1, TL2) may be formed between the middle insulating layer (TS-MIL) and the upper insulating layer (TS-HIL) so as to be covered. The upper insulating layer (TS-HIL) may be formed on the middle insulating layer (TS-MIL) through a deposition process.

경계부(BOR)에 대응하여 제1 캡핑 패턴(CAP1)이 형성됨으로써, 경계부(BOR) 상에서 형성되는 포토 레지스트층(PRE)의 두께 부족으로 인해 에칭 과정에서 뱅크(BAK) 내부의 유기 물질이 누출되는 것을 방지하여 결과적으로 막 들뜸 등의 현상이 발생하는 것을 방지할 수 있다.By forming a first capping pattern (CAP1) corresponding to the boundary (BOR), the leakage of organic materials inside the bank (BAK) during the etching process due to insufficient thickness of the photoresist layer (PRE) formed on the boundary (BOR) is prevented, thereby preventing phenomena such as film lifting from occurring.

또한 도 10b에 도시된 바와 같이 제1 캡핑 패턴(CAP1')은 제1 뱅크부(BANK1) 및 경계부(BOR)에 대응하여 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 형성될 수 있으며, 제1 캡핑 패턴(CAP1)은 이에 한정되지 않으며 다양한 형상으로 변형되어 형성될 수 있다. 예를 들어 본 발명의 일 실시예에서는 중간 절연층(TS-MIL) 상에 터치 신호 라인들(TL1, TL2) 및 제1 캡핑 패턴(CAP1)이 형성되는 것에 대해서 설명하였지만, 전술한 바와 같이 터치 신호 라인들(TL1, TL2)은 하부 절연층(TS-LIL) 상에도 형성될 수 있는 바, 이 경우에 제1 캡핑 패턴(CAP1)은 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 사이에 형성될 수도 있다.In addition, as illustrated in FIG. 10b, the first capping pattern (CAP1') may be formed between the middle insulating layer (TS-MIL) and the upper insulating layer (TS-HIL) corresponding to the first bank portion (BANK1) and the boundary portion (BOR), and the first capping pattern (CAP1) is not limited thereto and may be formed in various shapes. For example, in one embodiment of the present invention, the touch signal lines (TL1, TL2) and the first capping pattern (CAP1) are formed on the middle insulating layer (TS-MIL), but as described above, the touch signal lines (TL1, TL2) may also be formed on the lower insulating layer (TS-LIL), and in this case, the first capping pattern (CAP1) may be formed between the lower insulating layer (TS-LIL) and the middle insulating layer (TS-MIL).

도 13a 내지 13c는 본 발명의 다른 일 실시예를 설명하기 위한 평면도이다. 도 14는 본 발명의 다른 일 실시예를 설명하기 위한 단면도이다.Figures 13a to 13c are plan views for explaining another embodiment of the present invention. Figure 14 is a cross-sectional view for explaining another embodiment of the present invention.

도 13a에 도시된 바와 같이, 하부 절연층(TS-LIL) 상에 더미 라인들(DUL)이 배치될 수 있다. 더미 라인들(DUL)은 도 8e에 도시한 터치 신호 라인들(TL1, TL2)과 중첩될 수 있다. 더미 라인들(DUL) 각각은 전술한 터치 신호 라인들(TL1, TL2) 각각과 병렬로 연결되어 신호가 전달되는 라인의 저항을 감소시켜 터치의 센싱 감도를 높일 수 있다.As illustrated in FIG. 13a, dummy lines (DUL) may be arranged on the lower insulating layer (TS-LIL). The dummy lines (DUL) may overlap the touch signal lines (TL1, TL2) illustrated in FIG. 8e. Each of the dummy lines (DUL) may be connected in parallel with each of the aforementioned touch signal lines (TL1, TL2) to reduce the resistance of the line through which the signal is transmitted, thereby increasing the sensing sensitivity of the touch.

더미 라인들(DUL)이 형성되는 방법에 대해서는 전술한 터치 신호 라인들(TL1, TL2)이 형성되는 방법과 동일하므로 설명을 생략하도록 한다.The method by which dummy lines (DUL) are formed is the same as the method by which the aforementioned touch signal lines (TL1, TL2) are formed, so description thereof will be omitted.

도 13b에 도시된 바와 같이 중간 절연층(TS-MIL)에는 전술한 터치 신호 라인들(TL1, TL2)을 부분적으로 노출시키는 더미 콘택홀들(DCH)이 정의될 수 있다. 더미 콘택홀들(DCH)은 포토 리소그래피 공정에 의해서 형성될 수 있다. 도 13a의 더미 라인들(DUL) 각각은 더미 콘택홀들(DCH)에 의해서 터치 신호 라인들(TL1, TL2) 각각과 병렬로 연결될 수 있다.As illustrated in FIG. 13b, dummy contact holes (DCH) that partially expose the aforementioned touch signal lines (TL1, TL2) may be defined in the middle insulating layer (TS-MIL). The dummy contact holes (DCH) may be formed by a photolithography process. Each of the dummy lines (DUL) of FIG. 13a may be connected in parallel to each of the touch signal lines (TL1, TL2) by the dummy contact holes (DCH).

도 13c에 도시된 바와 같이 더미 라인들(DUL)은 터치 신호 라인들(TL1, TL2)과 중첩되므로, 제1 터치 신호 라인들(TL1) 및 제2 터치 신호 라인들(TL2)이 형성된 후에는 평면상에서 도시되지 않을 수 있다. 더미 라인들(DUL) 각각은 대응되는 터치 신호 라인들(TL1, TL2)이 연결된 제2 패드(PD2')에 연결될 수 있다.As illustrated in FIG. 13c, the dummy lines (DUL) overlap with the touch signal lines (TL1, TL2), and thus may not be depicted on a plane after the first touch signal lines (TL1) and the second touch signal lines (TL2) are formed. Each of the dummy lines (DUL) may be connected to a second pad (PD2') to which the corresponding touch signal lines (TL1, TL2) are connected.

도 14를 참조하면, 경계부(BOR)에 대응되어 하부 절연층(TS-LIL) 및 중간 절연층(TS-MIL) 사이에 제2 캡핑 패턴(CAP2)이 배치될 수 있고, 제2 뱅크부(BANK2)에 대응되어 하부 절연층(TS-LIL) 및 중간 절연층(TS-MIL) 사이에 더미 라인들(DUL)이 배치될 수 있다. 제2 캡핑 패턴(CAP2) 및 더미 라인들(DUL)은 동일한 공정에 의해서 형성될 수 있고, 형성 과정에 대해서는 제1 캡핑 패턴(CAP1) 및 터치 신호 라인들(TL1, TL2)의 형성 과정과 동일한 바 생략하도록 한다.Referring to FIG. 14, a second capping pattern (CAP2) may be arranged between the lower insulating layer (TS-LIL) and the middle insulating layer (TS-MIL) corresponding to the boundary portion (BOR), and dummy lines (DUL) may be arranged between the lower insulating layer (TS-LIL) and the middle insulating layer (TS-MIL) corresponding to the second bank portion (BANK2). The second capping pattern (CAP2) and the dummy lines (DUL) may be formed by the same process, and since the formation process is the same as the formation process of the first capping pattern (CAP1) and the touch signal lines (TL1, TL2), a description thereof will be omitted.

제2 캡핑 패턴(CAP2)이 형성됨으로써, 전술한 막 들뜸 등의 불량 현상을 방지할 수 있다. By forming the second capping pattern (CAP2), the aforementioned defective phenomena such as film lifting can be prevented.

본 명세서에서 더미 라인들(DUL)이 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 상에 배치되는 것으로 설명되었지만 이는 다양하게 변형될 수 있다. 예를 들어, 터치 신호 라인들(TL1, TL2)이 하부 절연층(TS-LIL)과 중간 절연층(TS-MIL) 상에 배치될 수 있고, 더미 라인들(DUL)이 중간 절연층(TS-MIL)과 상부 절연층(TS-HIL) 사이에 배치될 수 있다. Although the dummy lines (DUL) are described in this specification as being arranged on the lower insulating layer (TS-LIL) and the middle insulating layer (TS-MIL), this may be variously modified. For example, the touch signal lines (TL1, TL2) may be arranged on the lower insulating layer (TS-LIL) and the middle insulating layer (TS-MIL), and the dummy lines (DUL) may be arranged between the middle insulating layer (TS-MIL) and the upper insulating layer (TS-HIL).

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the present invention has been described above with reference to preferred embodiments thereof, it will be understood by those skilled in the art or having ordinary knowledge in the art that various modifications and changes may be made to the present invention without departing from the spirit and technical scope of the present invention as set forth in the claims below.

따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the scope of the patent claims.

TS-LIL: 하부 절연층 BAK: 뱅크
TS-MIL: 중간 절연층 BANK2: 제2 뱅크부
TS-HIL: 상부 절연층 CAP1: 제1 캡핑 패턴
TS-LIL: Lower insulation layer BAK: Bank
TS-MIL: Middle insulation layer BANK2: Second bank section
TS-HIL: Top insulation layer CAP1: First capping pattern

Claims (22)

표시 영역 및 비표시 영역을 포함하는 베이스층;
상기 베이스층의 상기 표시 영역에 배치된 복수의 발광 소자들을 포함하는 소자층;
상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층;
상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층;
상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드;
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 표시 영역 사이에 배치된 댐; 및
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고,
상기 뱅크는 제1 부분 및, 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이한 표시 장치.
A base layer including a display area and a non-display area;
A device layer including a plurality of light-emitting devices arranged in the display area of the base layer;
An encapsulation layer disposed on the above-described element layer and including at least one inorganic layer and at least one organic layer;
An input sensing layer disposed on the above-described sealing layer and including an electrode and a signal line electrically connected to the electrode;
A pad electrically connected to the signal line and arranged in the non-display area;
A dam disposed in the non-display area, and having a portion disposed between the pad and the display area when viewed on a plane; and
A bank disposed in the non-display area, a portion of which, when viewed on a plane, is disposed between the portion of the dam and the pad, and which does not overlap with the at least one organic layer,
A display device, wherein the bank includes a first portion and a second portion, and a distance between an upper surface of the first portion of the bank and the base layer has a first distance, and a distance between an upper surface of the second portion of the bank and the base layer has a second distance, and the first distance is different from the second distance.
제1 항에 있어서,
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치되는 표시 장치.
In the first paragraph,
A display device wherein at least a portion of said signal line is disposed above said second portion of said bank.
제1 항에 있어서,
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제2 거리보다 큰 표시 장치.
In the first paragraph,
A display device wherein the bank further includes an inclined third portion disposed between the first portion and the second portion, and wherein the first distance is greater than the second distance.
제3 항에 있어서,
상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고,
상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치된 표시 장치.
In the third paragraph,
further comprising a capping layer disposed on the above bank and containing the same material as the signal line;
A display device wherein at least a portion of the capping layer is disposed over the third portion of the bank.
제4 항에 있어서,
상기 제1 부분, 상기 제3 부분, 및 상기 제2 부분은 제1 방향을 따라 배열되고,
상기 패드는 복수로 제공되고, 복수의 패드들은 상기 제1 방향을 따라 배열되고,
상기 신호 라인은 상기 캡핑층과 상기 제1 방향으로 이격된 표시 장치.
In the fourth paragraph,
The first part, the third part, and the second part are arranged along the first direction,
The above pads are provided in plurality, and the plurality of pads are arranged along the first direction,
The above signal line is a display device spaced apart from the capping layer in the first direction.
제5 항에 있어서,
상기 표시 영역은 상기 제1 방향과 교차하는 제2 방향으로 배열된 제1 비폴딩 영역, 폴딩 영역, 및 제2 비폴딩 영역을 포함하는 표시 장치.
In clause 5,
A display device including a first non-folding region, a folding region, and a second non-folding region arranged in a second direction intersecting the first direction.
제1 항에 있어서,
상기 뱅크는 계단 형상을 갖는 표시 장치.
In the first paragraph,
The above bank is a display device having a step shape.
제1 항에 있어서,
상기 봉지층은 제1 무기 박막, 상기 제1 무기 박막 위에 배치된 유기 박막, 상기 유기 박막 위에 배치된 제2 무기 박막을 포함하고,
상기 제1 무기 박막 및 상기 제2 무기 박막은 상기 댐을 커버하고,
상기 뱅크는 상기 제1 무기 박막 및 상기 제2 무기 박막과 비중첩하는 표시 장치.
In the first paragraph,
The above encapsulating layer includes a first inorganic thin film, an organic thin film disposed on the first inorganic thin film, and a second inorganic thin film disposed on the organic thin film.
The above first inorganic film and the above second inorganic film cover the dam,
The above bank is a display device that does not overlap with the first inorganic thin film and the second inorganic thin film.
제1 항에 있어서,
상기 신호 라인은 상기 댐과 중첩하는 표시 장치.
In the first paragraph,
The above signal line is a display device overlapping the above dam.
표시 영역 및 비표시 영역을 포함하는 베이스층;
상기 베이스층의 상기 표시 영역에 배치된 복수의 발광 소자들을 포함하는 소자층;
상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층;
상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층;
상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드;
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 표시 영역 사이에 배치된 댐;
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크; 및
상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 포함하고,
상기 뱅크는 제1 두께를 갖는 제1 부분, 상기 제1 두께와 상이한 제2 두께를 갖는 제2 부분, 및 상기 제1 부분과 상기 제2 부분 사이에 배치된 제3 부분을 포함하며,
상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치된 표시 장치.
A base layer including a display area and a non-display area;
A device layer including a plurality of light-emitting devices arranged in the display area of the base layer;
An encapsulation layer disposed on the above-described element layer and including at least one inorganic layer and at least one organic layer;
An input sensing layer disposed on the above-described sealing layer and including an electrode and a signal line electrically connected to the electrode;
A pad electrically connected to the signal line and arranged in the non-display area;
A dam disposed in the non-display area, and having a portion disposed between the pad and the display area when viewed on a plane;
A bank disposed in the non-display area, a portion of which, when viewed on a plane, is disposed between the portion of the dam and the pad, and which does not overlap with the at least one organic layer; and
A capping layer is disposed on the above bank and includes the same material as the signal line,
The bank comprises a first portion having a first thickness, a second portion having a second thickness different from the first thickness, and a third portion disposed between the first portion and the second portion.
A display device wherein at least a portion of the capping layer is disposed over the third portion of the bank.
제10 항에 있어서,
상기 제2 두께는 상기 제1 두께보다 작고, 상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치되는 표시 장치.
In Article 10,
A display device wherein the second thickness is smaller than the first thickness, and at least a portion of the signal line is disposed over the second portion of the bank.
제10 항에 있어서,
상기 뱅크는 계단 형상을 갖는 표시 장치.
In Article 10,
The above bank is a display device having a step shape.
액티브 영역 및 비표시 영역을 포함하는 베이스층;
상기 베이스층의 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 소자층;
상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층;
상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층;
상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드;
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 액티브 영역 사이에 배치된 댐; 및
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고,
상기 액티브 영역은 제1 방향으로 배열된 제1 비폴딩 영역, 폴딩 영역, 및 제2 비폴딩 영역을 포함하고,
상기 뱅크는 상기 제1 방향과 상이한 제2 방향으로 연장되고,
상기 뱅크는 제1 부분 및 제2 부분을 포함하고,
상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이한 폴더블 휴대용 전자 장치.
A base layer including an active area and a non-display area;
A device layer including a plurality of light-emitting devices arranged in the active area of the base layer;
An encapsulation layer disposed on the above-described element layer and including at least one inorganic layer and at least one organic layer;
An input sensing layer disposed on the above-described sealing layer and including an electrode and a signal line electrically connected to the electrode;
A pad electrically connected to the signal line and arranged in the non-display area;
A dam disposed in the non-display area, and having a portion disposed between the pad and the active area when viewed on a plane; and
A bank disposed in the non-display area, a portion of which, when viewed on a plane, is disposed between the portion of the dam and the pad, and which does not overlap with the at least one organic layer,
The above active region includes a first non-folding region, a folding region, and a second non-folding region arranged in a first direction,
The above bank extends in a second direction different from the first direction,
The above bank comprises a first part and a second part,
A foldable portable electronic device wherein a distance between an upper surface of the first portion of the bank and the base layer has a first distance, a distance between an upper surface of the second portion of the bank and the base layer has a second distance, and the first distance is different from the second distance.
제13 항에 있어서,
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치되는 폴더블 휴대용 전자 장치.
In Article 13,
A foldable portable electronic device, wherein at least a portion of said signal line is disposed over said second portion of said bank.
제13 항에 있어서,
상기 뱅크는 계단 형상을 갖는 폴더블 휴대용 전자 장치.
In Article 13,
The above bank is a foldable portable electronic device having a step shape.
제13 항에 있어서,
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제2 거리보다 큰 폴더블 휴대용 전자 장치.
In Article 13,
A foldable portable electronic device wherein the bank further includes an inclined third portion disposed between the first portion and the second portion, and wherein the first distance is greater than the second distance.
제16 항에 있어서,
상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고,
상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치된 폴더블 휴대용 전자 장치.
In Article 16,
further comprising a capping layer disposed on the above bank and containing the same material as the signal line;
A foldable portable electronic device, wherein at least a portion of the capping layer is disposed over the third portion of the bank.
액티브 영역 및 비표시 영역을 포함하는 베이스층;
상기 베이스층의 상기 액티브 영역에 배치된 복수의 발광 소자들을 포함하는 소자층;
상기 소자층 위에 배치되며, 적어도 하나의 무기층과 적어도 하나의 유기층을 포함하는 봉지층;
상기 봉지층 위에 배치되며, 전극 및 상기 전극과 전기적으로 연결된 신호 라인을 포함하는 입력 감지층;
상기 신호 라인과 전기적으로 연결되며, 상기 비표시 영역에 배치되는 패드;
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 패드와 상기 액티브 영역 사이에 배치된 댐; 및
상기 비표시 영역에 배치되고, 평면 상에서 보았을 때, 일부분이 상기 댐의 상기 일부분과 상기 패드 사이에 배치되며, 상기 적어도 하나의 유기층과 비중첩하는 뱅크를 포함하고,
상기 액티브 영역은 제1 방향으로 인접한 비폴딩 영역 및 플렉서블 영역을 포함하고,
상기 뱅크는 상기 제1 방향과 상이한 제2 방향으로 연장되고,
상기 뱅크는 제1 부분 및 제2 부분을 포함하고, 상기 뱅크의 상기 제1 부분의 상면과 상기 베이스층 사이의 거리는 제1 거리를 갖고, 상기 뱅크의 상기 제2 부분의 상면과 상기 베이스층 사이의 거리는 제2 거리를 갖고, 상기 제1 거리는 상기 제2 거리와 상이한 플렉서블 장치.
A base layer including an active area and a non-display area;
A device layer including a plurality of light-emitting devices arranged in the active area of the base layer;
An encapsulation layer disposed on the above-described element layer and including at least one inorganic layer and at least one organic layer;
An input sensing layer disposed on the above-described sealing layer and including an electrode and a signal line electrically connected to the electrode;
A pad electrically connected to the signal line and arranged in the non-display area;
A dam disposed in the non-display area, and having a portion disposed between the pad and the active area when viewed on a plane; and
A bank disposed in the non-display area, a portion of which, when viewed on a plane, is disposed between the portion of the dam and the pad, and which does not overlap with the at least one organic layer,
The above active region includes a non-folding region and a flexible region adjacent in the first direction,
The above bank extends in a second direction different from the first direction,
A flexible device wherein the bank comprises a first portion and a second portion, a distance between an upper surface of the first portion of the bank and the base layer has a first distance, a distance between an upper surface of the second portion of the bank and the base layer has a second distance, and the first distance is different from the second distance.
제18 항에 있어서,
상기 신호 라인의 적어도 일부분은 상기 뱅크의 상기 제2 부분 위에 배치되는 플렉서블 장치.
In Article 18,
A flexible device wherein at least a portion of said signal line is disposed over said second portion of said bank.
제18 항에 있어서,
상기 뱅크는 상기 제1 부분과 상기 제2 부분 사이에 배치되며 경사진 제3 부분을 더 포함하고, 상기 제1 거리는 상기 제2 거리보다 큰 플렉서블 장치.
In Article 18,
A flexible device wherein the bank further includes an inclined third portion disposed between the first portion and the second portion, wherein the first distance is greater than the second distance.
제20 항에 있어서,
상기 뱅크 위에 배치되며, 상기 신호 라인과 동일한 물질을 포함하는 캡핑층을 더 포함하고,
상기 캡핑층의 적어도 일부분은 상기 뱅크의 상기 제3 부분 위에 배치된 플렉서블 장치.
In Article 20,
further comprising a capping layer disposed on the above bank and containing the same material as the signal line;
A flexible device wherein at least a portion of the capping layer is disposed over the third portion of the bank.
제18 항에 있어서,
상기 뱅크는 계단 형상을 갖는 플렉서블 장치.
In Article 18,
The above bank is a flexible device having a step shape.
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KR101959923B1 (en) * 2012-07-30 2019-03-20 삼성디스플레이 주식회사 Organic light emitting diode display and manufacturing method thereof
KR102375250B1 (en) * 2014-09-04 2022-03-15 엘지디스플레이 주식회사 Organic light emitting diode display apparatus and method for manufacturing the same
KR102427399B1 (en) * 2014-12-09 2022-08-02 엘지디스플레이 주식회사 Organic Light Emitting Diode Display Having Static Electricity Shielding Structure

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