JPH118544A

JPH118544A - ドライブ回路およびドライブ方法

Info

Publication number: JPH118544A
Application number: JP9162219A
Authority: JP
Inventors: Takehiro Seki; 毅裕関
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1997-06-19
Filing date: 1997-06-19
Publication date: 1999-01-12

Abstract

(57)【要約】【課題】ＩＥＥＥ１３９４に準拠した通信を行う場合
において、バイアス電圧の変動に対応することができる
ようにする。【解決手段】コンデンサＣｒｅｆは、差動信号が送信
されるケーブル（図示せず）がハイインピーダンス状態
になっているときにおけるバイアス電圧によってチャー
ジされる。さらに、バスリセット時には、ＡＤコンバー
タ３１において、差動信号の平均値であるコモンモード
電圧と、コンデンサＣｒｅｆにチャージされた電荷に対
応するバイアス電圧とを等しくするディジタル値が出力
される。そして、差動信号出力時には、そのディジタル
値に対応して、差動信号としての電流をオン／オフする
複数の並列接続されたトランジスタｐ１ｎ乃至ｐ１ｎ，
ｐ２ｎ乃至ｐ２ｎのオン／オフが制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドライブ回路およ
びドライブ方法に関し、特に、例えば、ＩＥＥＥ（Inst
itute of Electrical and Electronic Engineers）１３
９４などの規格に準拠した通信を行う場合において、物
理レイヤ用のケーブルをドライブするときなどに用いて
好適なドライブ回路およびドライブ方法に関する。

【０００２】

【従来の技術】例えば、ＩＥＥＥ１３９４の規格に準拠
した通信は、ツイストペアケーブル（twisted Pair cab
le）で接続されたデバイスの間で、そのケーブルをバイ
アスして、差動信号をやりとりすることで行われる。

【０００３】図８は、そのような通信を行う、従来の通
信システム（システムとは、複数の装置が論理的に集合
したものをいい、各構成の装置が同一筐体中にあるか否
かは問わない）の一例の構成を示している。

【０００４】この通信システムにおいては、デバイスＤ
ＥＶＩＣＥ１とＤＥＶＩＣＥ２とが、ケーブル（ツイス
トペアケーブル）１で接続されている。

【０００５】デバイスＤＥＶＩＣＥ１において、ケーブ
ルバイアス（Cable Bias）回路１１は、ケーブル１を構
成するペア線１Ａをバイアスしている。即ち、ペア線１
Ａの、デバイスＤＥＶＩＣＥ１に接続されている方の一
端は、終端抵抗としての２つの抵抗ＲＴを直列接続した
ものによって終端されており、ケーブルバイアス回路１
１は、その終端抵抗としての２つの抵抗ＲＴどうしの接
続点を、所定のバイアス電圧にバイアスしている。

【０００６】ケーブルバイアス回路１１によってバイア
スされたペア線１ＡのデバイスＤＥＶＩＣＥ１側の方の
一端には、ドライブ回路１１２が接続されている。ま
た、ペア線１Ａの他端は、デバイスＤＥＶＩＣＥ２のド
ライブ（Driver）回路１２５に接続されており、従っ
て、デバイスＤＥＶＩＣＥ１のドライブ回路１１２と、
デバイスＤＥＶＩＣＥ２のドライブ回路１２５とは、ケ
ーブルバイアス回路１１からのバイアス電圧を共有して
動作する。

【０００７】ドライブ回路１１２は、送信すべき情報に
対応した差動信号（２の信号であって、一方の信号が、
他方の信号を反転したものになっているもの）を出力す
るようになされており、その差動信号は、ペア線１Ａを
介して、デバイスＤＥＶＩＣＥ２に送信される。ペア線
１ＡのデバイスＤＥＶＩＣＥ２側の一端には、バイアス
回路１２５の他、２つの抵抗ＲＴを直列接続した終端抵
抗およびレシーブ（Receiver）回路２６が接続されてお
り、ドライブ回路１１２からペア線１Ａを介して供給さ
れる差動信号は、レシーブ回路２６で受信される。

【０００８】なお、デバイスＤＥＶＩＣＥ２において、
ペア線１Ａの終端抵抗としての２つの抵抗ＲＴどうしの
接続点には、一端が接地された抵抗Ｒの他端が接続され
ている。

【０００９】デバイスＤＥＶＩＣＥ２におけるドライブ
回路１２５においても、送信すべき情報に対応した差動
信号が出力されるようになされており、この差動信号
は、ペア線１Ａを介して、デバイスＤＥＶＩＣＥ１に送
信される。ペア線１ＡのデバイスＤＥＶＩＣＥ１側の一
端には、レシーブ回路１３も接続されており、ドライブ
回路１２５からペア線１Ａを介して供給される差動信号
は、レシーブ回路１３で受信される。

【００１０】ところで、ペア線１ＡのデバイスＤＥＶＩ
ＣＥ１側の一端には、終端抵抗としての２つの抵抗ＲＴ
の他、コモンモード電圧検出用の抵抗としての２つの抵
抗ＲＣを直列接続したものが、２つの抵抗ＲＴと並列に
接続されている。そして、この２つの抵抗ＲＴどうしの
接続点は、コモンモード信号検出回路（Common ModeCom
pareator）１４としてのコンパレータの非反転入力端子
（＋）に接続されており、その反転入力端子（−）は、
終端抵抗としての２つの抵抗ＲＴどうしの接続点と接続
されている。

【００１１】ＩＥＥＥ１３９４では、差動信号の平均値
（差動信号を出力しているときの、２つのリード線でな
るペア線１Ａ（１Ｂ）の、その２つのリード線の電位の
平均値（以下、適宜、コモンモード電圧という））を所
定の電圧とすることにより、例えば、データの伝送レー
トに関する情報としてのスピードシグナル（ＩＥＥＥ１
３９４−１９９５に規定されているスピードシグナル）
などの、いわゆるコモンモード信号を送信することがで
きるようになされており、コモンモード信号検出回路１
３では、このコモンモード信号が検出される。例えば、
レシーブ回路１３では、コモンモード電圧検出回路１３
で検出されたコモンモード信号としての、例えばスピー
ドシグナルに対応した伝送レートでデータが送信されて
くるものとして、デバイスＤＥＶＩＣＥ２からの差動信
号が受信される。

【００１２】なお、ペア線１Ｂと接続されている、デバ
イスＤＥＶＩＣＥ１のドライブ回路１１５およびレシー
ブ回路１６の部分は、上述のデバイスＤＥＶＩＣＥ２の
ドライブ回路１２５およびレシーブ回路２６の部分に相
当し、また、同じくペア線１Ｂと接続されているデバイ
スＤＥＶＩＣＥ２のケーブルバイアス回路２１、ドライ
ブ回路１２２、レシーブ回路２３、およびコモンモード
信号検出回路２４の部分は、上述のデバイスＤＥＶＩＣ
Ｅ１のケーブルバイアス回路１１、ドライブ回路１１
２、レシーブ回路１３、およびコモンモード信号検出回
路１４の部分に相当するので、その説明は省略する。

【００１３】ここで、デバイスＤＥＶＩＣＥ１には、ド
ライブ回路１１２と１１５の２つのドライブ回路が、ま
た、デバイスＤＥＶＩＣＥ２にも、ドライブ回路１２２
と１２５の２つのドライブ回路が設けられているが、こ
れは、例えば、一方のドライブ回路で、クロックに関す
る情報を送信し、他方のドライブ回路で通常のデータを
送信するためである。同様の理由で、それぞれのデバイ
スには、レシーブ回路も２つずつ設けられている。

【００１４】

【発明が解決しようとする課題】以上のような通信シス
テムでは、上述したように、２つのデバイスＤＥＶＩＣ
Ｅ１とＤＥＶＩＣＥ２との間で、バイアス電圧を共有す
るから、それらの間のグランドレベルにばらつきがある
と、バイアス電圧も変動することになる。

【００１５】即ち、例えば、デバイスＤＥＶＩＣＥ１と
ＤＥＶＩＣＥ２との間におけるグランドレベルの差が−
０．５Ｖ乃至＋０．５Ｖの範囲で許容されている場合に
おいて、例えば、デバイスＤＥＶＩＣＥ１におけるケー
ブルバイアス回路１１が供給するバイアス電圧が１．８
５Ｖとすると、ペア線１Ａを介してデバイスＤＥＶＩＣ
Ｅ２に供給されるバイアス電圧は、１．３５Ｖ乃至２．
３５Ｖの範囲で変化する。そして、ケーブルバイアス回
路１１自身の特性のばらつきをも考慮すると、デバイス
ＤＥＶＩＣＥ２に供給されるバイアス電圧は、さらに変
動することになる。

【００１６】以上のように、バイアス電圧が変動する場
合、ドライブ回路が流す出力電流が変動し、差動信号を
構成する２つの信号の電圧がアンバランスになる。即
ち、例えば、上述の場合においては、デバイスＤＥＶＩ
ＣＥ２におけるドライブ回路１２５の差動信号がアンバ
ランスになる。差動信号がアンバランスになると、コモ
ンモード電圧（コモンモード信号の電圧）が変化し、そ
の送受信を正確に行うことが困難となる。

【００１７】そこで、例えば、ＵＳＰ５，５９２，５１
０などには、図９に示すような、受信したバイアス電圧
にしたがって、出力電流の補正を行うためのフィードバ
ックを行うドライブ回路が開示されている。

【００１８】このドライブ回路においては、トランジス
タ（ＮチャネルＭＯＳ（Metal Oxide Semiconductor）
ＦＥＴ（Field Effect Transistor））２０１および
２０２で、差動信号を構成する一方の信号に対応する電
流を流すためのカレントミラー回路が構成されていると
ともに、トランジスタ（ＮチャネルＭＯＳＦＥＴ）２
０１および２０３で、差動信号を構成する他方の信号に
対応する電流を流すためのカレントミラー回路が構成さ
れており、これらのカレントミラー回路によって、所定
の出力電流が流れるようになっている。

【００１９】そして、終端抵抗としての２つの抵抗ＲＴ
の接続点の電圧、即ち、通信相手から供給されるバイア
ス電圧をオペアンプ２０４によりモニタし、オペアンプ
２０５によって、カレントミラー回路を構成するトラン
ジスタ２０２および２０３のドレイン電圧がバイアス電
圧に等しくなるように、トランジスタ（ＰチャネルＭＯ
ＳＦＥＴ）２０６乃至２０７のゲート電圧を制御する
ことで、バイアス電圧が変動しても、差動信号のアンバ
ランスが生じないようにしている。なお、トランジスタ
２０６および２０７は、差動信号の電流を調節するため
のものであり、また、トランジスタ２０８および２０９
は、コモンモード信号の電流を調節するためのものであ
る。

【００２０】ところで、このドライブ回路では、差動信
号として所定の電流を流すために、カレントミラー回路
が設けられており、このカレントミラー回路を構成する
トランジスタ２０２および２０３は飽和領域で動作させ
る必要がある。従って、例えば、バイアス電圧の変動に
より、トランジスタ２０６および２０７のドレイン電圧
が上昇した場合には、トランジスタ２０６乃至２０９の
ドレイン・ソース間の電圧が低下するので、トランジス
タ２０２および２０３を飽和領域で動作させるために、
トランジスタ２０６乃至２０９のゲート・ソース間の電
圧を低下させる必要がある。そして、トランジスタ２０
６乃至２０９は、このような条件下でも、所定の電流を
流すことができるように、チャネルの幅の大きなものを
用いる必要がある。

【００２１】さらに、カレントミラー回路を構成するト
ランジスタ２０２および２０３の特性には、通常ばらつ
きがあるから、このばらつきを吸収するために、トラン
ジスタ２０６および２０７のチャネルの長さは長くする
必要がある。

【００２２】従って、トランジスタ２０６乃至２０９と
しては、サイズの大きなものを使用する必要があるが、
このことは、今後進んでいくと予想される回路の電源の
低電圧化および回路面積の削減の妨げとなる。

【００２３】本発明は、このような状況に鑑みてなされ
たものであり、バイアス電圧の変動に対応可能な小型の
ドライブ回路を提供することができるようにするもので
ある。

【００２４】

【課題を解決するための手段】請求項１に記載のドライ
ブ回路は、電流をオン／オフする複数の並列接続された
スイッチング手段と、バイアス電圧をディジタル値に変
換する変換手段と、ディジタル値に対応するスイッチン
グ手段をオンまたはオフする制御を行う制御手段とを備
えることを特徴とする。

【００２５】請求項９に記載のドライブ方法は、ドライ
ブ回路が電流をオン／オフする複数の並列接続されたス
イッチング手段を備える場合において、バイアス電圧を
ディジタル値に変換し、そのディジタル値に対応するス
イッチング手段をオンまたはオフすることを特徴とす
る。

【００２６】請求項１に記載のドライブ回路において
は、複数のスイッチング手段は並列接続され、電流をオ
ン／オフするようになされている。変換手段は、バイア
ス電圧をディジタル値に変換し、制御手段は、ディジタ
ル値に対応するスイッチング手段をオンまたはオフする
制御を行うようになされている。

【００２７】請求項９に記載のドライブ方法において
は、バイアス電圧をディジタル値に変換し、そのディジ
タル値に対応する電流をオン／オフする複数の並列接続
されたスイッチング手段をオンまたはオフするようにな
されている。

【００２８】

【発明の実施の形態】以下に、本発明の実施の形態を説
明するが、その前に、特許請求の範囲に記載の発明の各
手段と以下の実施の形態との対応関係を明らかにするた
めに、各手段の後の括弧内に、対応する実施の形態（但
し、一例）を付加して、本発明の特徴を記述すると、次
のようになる。

【００２９】即ち、請求項１に記載のドライブ回路は、
所定のバイアス電圧にバイアスされたケーブルを介して
接続された通信相手に送信する差動信号に対応する電流
を流すためのドライブ回路であって、電流をオン／オフ
する複数の並列接続されたスイッチング手段（例えば、
図２に示すトランジスタ（ＰチャネルＭＯＳＦＥＴ）
ｐ１１乃至ｐ１４，ｐ２１乃至ｐ２４，ｐ３１乃至ｐ３
４，ｐ４１乃至ｐ４４や、図３、図６、図７に示すトラ
ンジスタ（ＰチャネルＭＯＳＦＥＴ）ｐ１１乃至ｐ１
ｎ，ｐ２１乃至ｐ２ｎ，ｐ３１乃至ｐ３ｎ，ｐ４１乃至
ｐ４ｎなど）と、バイアス電圧をディジタル値に変換す
る変換手段（例えば、図２に示すアップダウンカウンタ
（Up/Down Counter）３２や、図３に示すＡＤコンバー
タ（AD(Analog Digital) Converter）３１およびアップ
ダウンカウンタ３２、図６や図７に示すＡＤコンバータ
３１など）と、ディジタル値に対応するスイッチング手
段をオンまたはオフする制御を行う制御手段（例えば、
図２に示すアップダウンカウンタ３２や、図３に示すＡ
Ｄコンバータ３１およびアップダウンカウンタ３２、図
６や図７に示すＡＤコンバータ３１など）とを備えるこ
とを特徴とする。

【００３０】請求項６に記載のドライブ回路は、変換手
段が、バイアス電圧をＡ／Ｄ変換することにより、ディ
ジタル値とするＡ／Ｄ変換手段（例えば、図３に示すＡ
Ｄコンバータ３１など）と、差動信号の平均値と、バイ
アス電圧との大小関係に基づいて、ディジタル値とする
カウント値をインクリメントまたはデクリメントするカ
ウント手段（例えば、図３に示すアップダウンカウンタ
３２など）とを有し、カウント手段のカウント値の初期
値として、Ａ／Ｄ変換手段が出力するディジタル値を用
いることを特徴とする。

【００３１】請求項７に記載のドライブ回路は、ケーブ
ルがハイインピーダンス状態のときのバイアス電圧を記
憶する記憶手段（例えば、図３に示すコンデンサＣｒｅ
ｆなど）をさらに備え、変換手段が、記憶手段に記憶さ
れたバイアス電圧をディジタル値に変換することを特徴
とする。

【００３２】請求項８に記載のドライブ回路は、ケーブ
ルがハイインピーダンス状態のときに、ディジタル値に
対応して、モニタ用の差動信号に対応する電流を流す電
流制御手段（図７に示すトランジスタ（ＰチャネルＭＯ
ＳＦＥＴ）ｐ５１乃至ｐ５ｎ，ｐ６１乃至ｐ６ｎな
ど）をさらに備え、変換手段が、バイアス電圧と、電流
制御手段によるモニタ用の差動信号の平均値とを等しく
するディジタル値を出力することを特徴とする。

【００３３】請求項９に記載のドライブ方法は、所定の
バイアス電圧にバイアスされたケーブルを介して接続さ
れた通信相手に送信する差動信号に対応する電流を流す
ためのドライブ回路におけるドライブ方法であって、ド
ライブ回路が電流をオン／オフする複数の並列接続され
たスイッチング手段（例えば、図２に示すトランジスタ
ｐ１１乃至ｐ１４，ｐ２１乃至ｐ２４，ｐ３１乃至ｐ３
４，ｐ４１乃至ｐ４４や、図３、図６、図７に示すトラ
ンジスタｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎ，ｐ３１
乃至ｐ３ｎ，ｐ４１乃至ｐ４ｎなど）を備える場合にお
いて、バイアス電圧をディジタル値に変換し、そのディ
ジタル値に対応するスイッチング手段をオンまたはオフ
することを特徴とする。

【００３４】なお、勿論この記載は、各手段を上記した
ものに限定することを意味するものではない。

【００３５】図１は、本発明を適用した通信システムの
一実施の形態の構成例を示している。なお、図中、図８
における場合と対応する部分については、同一の符号を
付してある。即ち、この通信システムは、ドライブ回路
１１２，１１５，１２２、または１２５にそれぞれ代え
て、ドライブ回路１２，１５，２２、または２５が設け
られている他は、基本的に、図９の通信システムと同様
に構成されている。

【００３６】ここで、ドライブ回路１２，１５，２２、
および２５は、ここでは、いずれも同一構成とされてい
るので、以下では、ドライブ回路１２についてだけ説明
する。

【００３７】図２は、図１のドライブ回路１２の構成例
を示している。なお、このドライブ回路１２は、例え
ば、ＣＭＯＳで、１チップのＩＣとして構成されてい
る。また、図２（後述する図３、図６、図７においても
同様）において、そこに図示したトランジスタ（ＦＥ
Ｔ）のうち、ゲートに、反転を意味する○印が付されて
いるものは、ＰチャネルＭＯＳＦＥＴであり、付され
ていないものは、ＮチャネルＭＯＳＦＥＴである。

【００３８】アップダウンカウンタ３２は、例えば、４
ビットのカウンタで、そのカウント値を、そのクロック
端子（ＣＫ）への入力信号のタイミングでインクリメン
トまたはデクリメントするようになされている。なお、
カウント値をインクリメントまたはデクリメントするか
は、そのアップダウン端子（Ｕ／Ｄ）への入力信号によ
って決定されるようになされている。

【００３９】アップダウンカウンタ３２のカウント値
は、ＮＡＮＤゲート３４₁乃至３４₄および３５₁乃至３
５₄に供給されるようになされている。即ち、アップダ
ウンカウンタ３２による４ビットのカウント値のＬＳＢ
（第０ビット）、第１ビット、第２ビット、ＭＳＢ（第
３ビット）は、ＮＡＮＤゲート３４₁乃至３４₄および３
５₁乃至３５₄の一方の入力端子に供給されるようになさ
れている。

【００４０】ＮＡＮＤゲート３４₁乃至３４₄の他方の入
力端子には、いずれにも、通信時に、例えばＨ（High）
レベルにされ、その他のときはＬ（Low）レベルになっ
ている信号ＴｐＥｎが供給されるようになされている。
ここで、信号ＴｐＥｎが、Ｈレベルのとき、後述するイ
ンバータ３６または３７それぞれには、通信相手に送信
する差動信号となるデータ（以下、適宜、差動データと
いう）ＴｐＤまたはＴｐＤＸが供給されるようになされ
ている。なお、差動データＴｐＤおよびＴｐＤＸは、例
えば、そのうちの一方が１のとき、他方が０となるもの
である。

【００４１】ＮＡＮＤゲート３４₁乃至３４₄の出力端子
は、電源に対して並列接続された複数のトランジスタｐ
１１乃至ｐ１４の組、およびトランジスタｐ２１乃至ｐ
２４の組のゲートに接続されている。

【００４２】トランジスタｐ１１乃至ｐ１４はプルアッ
プのためのもので、それらのソースは、いずれも電源に
接続されており、また、ドレインは、いずれも、トラン
ジスタ３８のドレインと接続されている。トランジスタ
３８のゲートには、インバータ３６を介して、差動デー
タＴｐＤが供給されるようになされており、従って、ト
ランジスタ３８は、差動データＴｐＤに対応してオン／
オフするようになされている。

【００４３】トランジスタ３８のソースは、トランジス
タＮ１とカレントミラー回路を構成するトランジスタＮ
２のドレインと接続されており、トランジスタＮ２のソ
ースは接地されている。また、トランジスタＮ２のゲー
トは、ソースが接地されたトランジスタＮ１のゲートに
接続されており、トランジスタＮ１のゲートは、そのド
レインと接続されている。トランジスタＮ１のゲートと
ドレインとの接続点には、ソースに電流源Ｉｒｅｆが接
続されたトランジスタ４０のドレインと接続されてい
る。トランジスタ４０のゲートには、ドライブ回路１２
をイネーブル（enable）状態またはディスエーブル（di
sable）状態にするための信号Ａｃｔｉｖｅが供給され
るようになされている。ここで、信号Ａｃｔｉｖｅが、
例えば、ＬまたはＨレベルのとき、ドライブ回路１２
は、イネーブル状態またはディスエーブル（disable）
状態にそれぞれされるようになされている。

【００４４】ここで、トランジスタ４０がオンになる
と、カレントミラー回路を構成するトランジスタＮ１お
よびＮ２が動作し、これにより、差動データＴｐＤに対
応する電流が、トランジスタ３８に流れる。トランジス
タ３８のドレインと、並列接続されたトランジスタｐ１
１乃至ｐ１４のドレインとの接続点における信号は、差
動信号の一方の信号Ｔｐとして出力されるようになされ
ている。

【００４５】トランジスタｐ２１乃至ｐ２４も、トラン
ジスタｐ１１乃至ｐ１４と同様にプルアップのためのも
ので、それらのソースは、いずれも電源に接続されてお
り、また、ドレインは、いずれも、トランジスタ３９の
ドレインと接続されている。トランジスタ３９のゲート
には、インバータ３７を介して、差動データＴｐＤＸが
供給されるようになされており、従って、トランジスタ
３９は、差動データＴｐＤＸに対応してオン／オフする
ようになされている。

【００４６】トランジスタ３９のソースは、トランジス
タＮ１とカレントミラー回路を構成するトランジスタＮ
３のドレインと接続されており、トランジスタＮ３のソ
ースは接地されている。そして、トランジスタＮ３のゲ
ートは、トランジスタＮ２のゲートと同様に、トランジ
スタＮ１のゲートに接続されている。従って、トランジ
スタ４０がオンになると、カレントミラー回路を構成す
るトランジスタＮ１およびＮ３が動作し、これにより、
差動データＴｐＤＸに対応する電流が、トランジスタ３
９に流れる。トランジスタ３９のドレインと、並列接続
されたトランジスタｐ２１乃至ｐ２４のドレインとの接
続点における信号は、差動信号の他方の信号ＴｐＸとし
て出力されるようになされている。

【００４７】なお、信号Ｔｐの出力端子と、信号ＴｐＸ
の出力端子との間には、コモンモード電圧や、通信相手
からのバイアス電圧を検出するための２つの抵抗ＲＣを
直列接続したものが接続されている。

【００４８】ここで、トランジスタＮ２およびＮ３は、
例えば、いずれも８ｍＡの電流を流すようになされてい
る。また、並列接続されたトランジスタｐ１１乃至ｐ１
４の組、およびトランジスタｐ２１乃至ｐ２４の組は、
例えば、いずれも４ｍＡの電流を流すようになされてい
る。

【００４９】また、トランジスタｐ１１乃至ｐ１４の組
については、トランジスタｐ１１のチャネルの幅をＷと
すると、トランジスタｐ１２乃至ｐ１４のチャネルの幅
は２ ¹Ｗ，２²Ｗ，２³Ｗにそれぞれされている。これに
より、トランジスタｐ１２乃至ｐ１４は、それぞれが単
独でオンすることにより、トランジスタｐ１１だけがオ
ンした場合に比較して、２¹，２²，２³倍の電流を流す
ようになされている。即ち、信号ＴｐＥｎがＨレベルの
とき、並列接続されたトランジスタｐ１１乃至ｐ１４
は、アップダウンカウンタ３２のカウント値が１になっ
ているビットに対応するものだけがオン状態になり、そ
のカウント値に対応する電流を流すようになされてい
る。このように、トランジスタｐ１１乃至ｐ１４は、基
本的には、スイッチとして機能するが、チャネルの幅が
上述のようにされているため、カウント値に対応した電
流を流すようになされている。

【００５０】トランジスタｐ２１乃至ｐ２４も、トラン
ジスタｐ１１乃至ｐ１４とそれぞれ同様に構成されてお
り、従って、信号ＴｐＥｎがＨレベルのときは、アップ
ダウンカウンタ３２のカウント値に対応する電流を流す
ようになされている。

【００５１】トランジスタｐ１１乃至ｐ１４またはｐ２
１乃至ｐ２４が流す電流は、トランジスタ３８とＮ２ま
たは３９とＮ３にそれぞれ流れるから、信号Ｔｐおよび
ＴｐＸの電流は、アップダウンカウンタ３２のカウント
値によって変化する。

【００５２】ＮＡＮＤゲート３５₁乃至３５₄の他方の入
力端子には、いずれにも、コモンモード信号の１つとし
ての、例えばスピードシグナルＳｐｄＳｉｇが供給され
るようになされている。スピードシグナルＳｐｄＳｉｇ
は、伝送レートを、例えば、１００Ｍｂｐｓまたは２０
０Ｍｂｐｓにするとき、それぞれＬまたはＨレベルにな
るようになされている。

【００５３】ＮＡＮＤゲート３５₁乃至３４₄の出力端子
は、電源に対して並列接続された複数のトランジスタｐ
３１乃至ｐ３４の組、およびトランジスタｐ４１乃至ｐ
４４の組のゲートに接続されている。

【００５４】トランジスタｐ３１乃至ｐ３４は、コモン
モード信号の電圧を変化させるためのもので、それらの
ソースは、いずれも電源に接続されており、また、ドレ
インは、いずれも、トランジスタ３８のドレインと接続
されている。

【００５５】トランジスタｐ４１乃至ｐ４４も、トラン
ジスタｐ３１乃至ｐ３４と同様にコモンモード信号の電
圧を変化させるためのもので、それらのソースは、いず
れも電源に接続されており、また、ドレインは、いずれ
も、トランジスタ３９のドレインと接続されている。

【００５６】ここで、トランジスタｐ３１乃至ｐ３４
は、トランジスタ３８に流れる電流を調節するスイッチ
という観点からは、トランジスタｐ１１乃至ｐ１４と同
様であるが、バイアス変動に起因するコモンモード信号
の電圧の変化を補償するという点で、バイアス変動に起
因する差動信号Ｔｐの電圧の変化を補償するトランジス
タｐ１１乃至ｐ１４と異なる。従って、トランジスタｐ
３１乃至ｐ３４のチャネルの幅の比は、トランジスタｐ
１１乃至ｐ１４のチャネルの幅の比と同一であるが、差
動信号出力時に流す電流と、コモンモード信号出力時に
流す電流とが、一般に異なるため、トランジスタｐ３１
乃至ｐ３４それぞれのチャネルの幅は、トランジスタｐ
１１乃至ｐ１４それぞれのチャネルの幅とは異なる。即
ち、トランジスタｐ１１乃至ｐ１４が、差動信号出力時
に、例えば４ｍＡのプルアップ電流を流す場合におい
て、トランジスタｐ３１乃至ｐ３４が、コモンモード信
号出力時に、例えば、０．５ｍＡのプルアップ電流を流
す必要があるときには、トランジスタｐ３１乃至ｐ３４
それぞれのチャネルの幅と、トランジスタｐ１１乃至ｐ
１４それぞれのチャネルの幅との比は、その電流の比で
ある１：８になっている。

【００５７】従って、この場合、トランジスタｐ１１の
チャネルの幅を、上述したようにＷと表すと、トランジ
スタｐ３１乃至ｐ３４それぞれのチャネルの幅は、２⁰
Ｗ／８，２¹Ｗ／８，２²Ｗ／８，２³Ｗ／８となってい
る。

【００５８】なお、以上のことは、トランジスタｐ４１
乃至ｐ４４についても同様である。

【００５９】上述したコモンモード電圧やバイアス電圧
検出用の２つの抵抗ＲＣの接続点は、トランスミッショ
ンゲート４１および４２に接続されている。トランスミ
ッションゲート４１および４２は、互いのソースとドレ
インが接続されたＮチャネルＭＯＳＦＥＴおよびＰチ
ャネルＭＯＳＦＥＴと、その２つのＦＥＴのゲートを
接続するインバータとで構成され、それぞれを構成する
ＮチャネルＭＯＳＦＥＴのゲートには、信号Ｉｄｌｅ
またはＮＯＲゲート４４の出力が供給されるようになさ
れている。そして、トランスミッションゲート４１また
は４２それぞれは、信号ＩｄｌｅまたはＮＯＲゲート４
４の出力が、例えば、ＨレベルまたはＬレベルのとき、
導通状態または絶縁状態になるようになされている。

【００６０】ここで、信号Ｉｄｌｅは、ケーブル１がハ
イインピーダンス状態の場合のみＨレベルとなり、その
他の場合にはＬレベルになるようになされている。

【００６１】トランスミッションゲート４１または４２
が導通状態になったときにおけるそれぞれの出力は、他
端が接地されているコンデンサＣｒｅｆの一端またはコ
ンパレータ４５の反転入力端子（−）にそれぞれ供給さ
れるようになされている。そして、コンデンサＣｒｅｆ
とトランスミッションゲート４１との接続点は、コンパ
レータ４５の非反転入力端子（＋）に接続されている。
コンパレータ４５は、その非反転入力端子の電圧と反転
入力端子の電圧とを比較し、非反転入力端子の電圧の方
が反転入力端子の電圧より高い場合にはＨレベルを、そ
うでない場合にはＬレベルを、信号ＵＤとして出力する
ようになされている。この信号ＵＤは、アップダウンカ
ウンタ３２のアップダウン端子（Ｕ／Ｄ）に供給される
ようになされている。

【００６２】ＮＯＲゲート４４の一方の入力端子には、
スピードシグナルＳｐｄＳｉｇが、その他方の入力端子
には、インバータ４３を介して、信号ＴｐＥｎが、それ
ぞれ供給されるようになされている。従って、ＮＯＲゲ
ート４４は、信号ＴｐＥｎがＨレベルで、かつスピード
シグナルＳｐｄＳｉｇがＬレベルのときのみＨレベルと
なり、これにより、トランスミッションゲート４２が導
通状態とされるようになされている。

【００６３】スピードシグナルＳｐｄＳｉｇは、インバ
ータ４８を介して、３入力のＮＡＮＤゲート４７の１つ
の入力端子にも供給されており、このＮＡＮＤゲート４
７の残りの２つの入力端子には、クロックＣＫと、信号
ＴｐＥｎが供給されている。そして、ＮＡＮＤゲート４
７の出力は、インバータ４９を介して、アップダウンカ
ウンタ３２のクロック端子（ＣＫ）に供給されるように
なされている。

【００６４】次に、図２に示したドライブ回路１２の動
作について説明する。

【００６５】ドライブ回路１２をイネーブル（enable）
状態にする信号Ａｃｔｉｖｅが、例えばＨレベルからＬ
レベルになると、トランジスタ４０がオンになり、これ
により、トランジスタＮ１並びにＮ２およびＮ３によっ
て、トランジスタ３８および３９にプルダウン電流が流
れることが可能な状態となる。

【００６６】そして、ケーブル１がハイインピーダンス
状態になっている場合においては、上述したようにＨレ
ベルの信号Ｉｄｌｅがトランスミッションゲート４１に
供給され、これにより、トランスミッションゲート４１
は導通状態となる。トランスミッションゲート４１は、
上述したように、２つの抵抗ＲＣの接続点に接続されて
おり、トランスミッションゲート４１が導通状態となる
ことにより、その接続点の電圧、即ち、いまの場合に
は、ケーブル１がハイインピーダンス状態になっている
から、ケーブルバイアス回路１１が出力するバイアス電
圧が、コンデンサＣｒｅｆに印加される。その結果、コ
ンデンサＣｒｅｆには、バイアス電圧に対応する電荷が
チャージされる。

【００６７】なお、信号ＩｄｅｌがＨレベルになってい
る場合には、差動信号の送受信は行われないから、信号
ＴｐＥｎはＬレベルになっている。従って、信号ＴｐＥ
ｎが、インバータ４３を介して一方の入力端子に供給さ
れているＮＯＲゲート４４の出力はＬレベルになってい
るから、トランスミッションゲート４２は絶縁状態にな
っている。さらに、信号ＴｐＥｎが３つの入力端子のう
ちの１つに供給されているＮＡＮＤゲート４７において
は、その信号ＴｐＥｎによって、クロックＣＫが、いわ
ばマスクされ、その出力レベルは、Ｈレベルのまま変化
しないから、アップダウンカウンタ３２は動作しない。

【００６８】また、信号ＴｐＥｎが一方の入力端子に供
給されているＮＡＮＤゲート３４₁乃至３４₄の出力はＨ
レベルとなり、従って、トランジスタｐ１１乃至ｐ１４
およびｐ２１乃至ｐ２４はすべてオフ状態となる。

【００６９】さらに、信号ＩｄｅｌがＨレベルになって
いる場合には、スピードシグナルＳｐｄＳｉｇはＬレベ
ルになるようになされており、従って、スピードシグナ
ルＳｐｄＳｉｇが一方の入力端子に供給されているＮＡ
ＮＤゲート３５₁乃至３５₄の出力はＨレベルとなり、こ
れにより、トランジスタｐ３１乃至ｐ３４およびｐ４１
乃至ｐ４４もすべてオフ状態となる。

【００７０】そして、差動信号の出力時には、信号Ｉｄ
ｌｅまたはＴｐＥｎはそれぞれＬまたはＨレベルとさ
れ、スピードシグナルＳｐｄＳｉｇはＬレベルのままと
される。信号ＩｄｌｅがＬレベルになると、トランスミ
ッションゲート４１は絶縁状態になり、コンデンサＣｒ
ｅｆにチャージされた電荷に対応する電圧、即ち、ケー
ブルのバイアス電圧が、コンパレータ４５の非反転入力
端子に印加される。

【００７１】また、信号ＴｐＥｎがＨレベルになると、
ＮＯＲゲート４４の一方の入力端子には、インバータ４
３を介して、Ｌレベルが供給される。さらに、ＮＯＲゲ
ート４４の他方の入力端子にはＬレベルのスピードシグ
ナルＳｐｄＳｉｇが供給されているから、ＮＯＲゲート
４４の出力はＨレベルになる。その結果、トランスミッ
ションゲート４２は導通状態となる。

【００７２】一方、信号ＴｐＥｎがＨレベルになること
により、ＮＡＮＤゲート３４₁乃至３４₄のうち、アップ
ダウンカウンタ３２のカウント値のうち、１になってい
るビットに対応するものの出力がＬレベルとなる。この
場合、トランジスタｐ１１乃至ｐ１４の組のうちの、こ
のＬレベルがゲートに供給されるものがオンするととも
に、トランジスタｐ２１乃至ｐ２４の組についても、同
様にＬレベルがゲートに供給されるものがオンするの
で、これにより、トランジスタ３８または３９に、プル
アップ電流が流れることが可能な状態となる。

【００７３】そして、差動データＴｐＤおよびＴｐＤＸ
の供給が開始されると、その差動データＴｐＤまたはＴ
ｐＤＸが、インバータ３６または３７を介して、トラン
ジスタ３８または３９のゲートにそれぞれ供給され、こ
れにより、トランジスタ３８または３９は、差動データ
ＴｐＤまたはＴｐＤＸに対応してオン／オフする。

【００７４】以上により、トランジスタ３８または３９
に流れる電流それぞれに対応する差動信号ＴｐまたはＴ
ｐＸがケーブル１に出力される。

【００７５】この場合、２つの抵抗ＲＣの接続点の電圧
は、差動信号ＴｐとＴｐＸとの平均値、即ち、コモンモ
ード電圧となっており、これが、上述したように導通状
態となっているトランスミッションゲート４２を介し
て、コンパレータ４５の反転入力端子に印加される。

【００７６】コンパレータ４５は、コンデンサＣｒｅｆ
に蓄積された電荷に対応する電圧であるバイアス電圧
と、トランスミッションゲート４２を介して供給される
コモンモード電圧とを比較し、バイアス電圧がコモンモ
ード電圧より高い場合にはＨレベルを、そうでない場合
にはＬレベルを、それぞれ出力する。このコンパレータ
４５の出力は、ＵＤ信号として、アップダウンカウンタ
３２のアップダウン端子（Ｕ／Ｄ）に供給される。

【００７７】ここで、アップダウンカウンタ３２は、ア
ップダウン端子（Ｕ／Ｄ）に供給されるＵＤ信号がＨレ
ベルまたはＬレベルのとき、そのクロック端子（ＣＫ）
への入力の立ち上がりエッジあるいは立ち下がりエッジ
のタイミングで、カウント値を、それぞれ、１ずつイン
クリメントまたはデクリメントするようになされてい
る。いまの場合、信号ＴｐＥｎはＨレベルであり、ま
た、スピードシグナルＳｐｄＳｉｇはＬレベルであるか
ら、ＮＡＮＤゲート４７の出力は、クロックＣＫを反転
したものとなり、従って、アップダウンカウンタ３２で
は、そのカウント値が、バイアス電圧がコモンモード電
圧より高い場合にはクロックにしたがってインクリメン
トされていき、そうでない場合にはクロックにしたがっ
てデクリメントされていく。

【００７８】上述したように、トランジスタｐ１１乃至
ｐ１４の組、およびトランジスタｐ２１乃至ｐ２４の組
は、カウント値にしたがってオン／オフし、また、それ
らのチャネルの幅の比が、上述したように２のベキ乗に
されていることから、トランジスタｐ１１乃至ｐ１４の
組、またはトランジスタｐ２１乃至ｐ２４の組によれ
ば、カウント値に対応するプルアップ電流が流される。
即ち、これにより、差動信号ＴｐまたはＴｐＸに対応す
る電流が変化し、２つの抵抗ＲＣの接続点の電圧である
コモンモード電圧が変化する。

【００７９】このコモンモード電圧は、上述したよう
に、トランスミッションゲート４２を介して、コンパレ
ータ４５に供給されるようになされており、以下、この
コモンモード電圧が、コンデンサＣｒｅｆにチャージさ
れた電荷に対応する電圧、即ち、ハイインピーダンス状
態におけるバイアス電圧に等しい（ほぼ等しい）電圧と
なるまで、同様の処理が繰り返される。

【００８０】そして、最終的には、アップダウンカウン
タ３２からは、コモンモード電圧とバイアス電圧とを等
しくするディジタル値が、カウント値として出力される
ようになり、トランジスタｐ１１乃至ｐ１４の組、また
はトランジスタｐ２１乃至ｐ２４の組それぞれにおい
て、そのカウント値に対応するトランジスタがオンし、
その結果、コモンモード電圧は、バイアス電圧と（ほ
ぼ）等しくなる。

【００８１】その後、コモンモード信号としての、例え
ば、スピードシグナルＳｐｄＳｉｇを出力する場合に
は、スピードシグナルＳｐｄＳｉｇがＨレベルとされ
る。スピードシグナルＳｐｄＳｉｇがＨレベルになる
と、それが、インバータ４８を介して供給されているＮ
ＡＮＤゲート４７においては、スピードシグナルＳｐｄ
Ｓｉｇによって、クロックＣＫがマスクされ、その出力
レベルは、Ｈレベルのまま変化しなくなるから、アップ
ダウンカウンタ３２は動作を停止する。即ち、この場
合、アップダウンカウンタ３２は、スピードシグナルＳ
ｐｄＳｉｇがＨレベルになる直前のカウント値を保持し
た状態で停止する。なお、ここでは、既に、バイアス電
圧と、コモンモード電圧とがほぼ等しくなった後に、ス
ピードシグナルＳｐｄＳｉｇがＨレベルにされたものと
する。

【００８２】また、スピードシグナルＳｐｄＳｉｇがＨ
レベルになることにより、ＮＡＮＤゲート３５₁乃至３
５₄のうち、アップダウンカウンタ３２のカウント値の
中で１になっているビットに対応するものの出力がＬレ
ベルとなる。この場合、トランジスタｐ３１乃至ｐ３４
の組のうちの、このＬレベルがゲートに供給されるもの
がオンするとともに、トランジスタｐ４１乃至ｐ４４の
組についても、同様にＬレベルがゲートに供給されるも
のがオンする。

【００８３】上述したように、トランジスタｐ３１乃至
ｐ３４およびｐ４１乃至ｐ４４のチャネルの幅は、コモ
ンモード信号を出力するために流すプルアップ電流に対
応しているから、アップダウンカウンタ３２に保持され
ているカウント値（上述したように、バイアス電圧とコ
モンモード電圧とをほぼ等しくするカウント値）にした
がって、トランジスタｐ３１乃至ｐ３４およびｐ４１乃
至ｐ４４がオンされることにより、コモンモード電圧を
規定値だけ変動させるためのプルアップ電流が流れるこ
とになる。

【００８４】以上のように、トランジスタｐ１１乃至ｐ
１４，ｐ２１乃至ｐ２４，ｐ３１乃至ｐ３４，ｐ４１乃
至ｐ４４はスイッチとして機能するため、そのチャネル
の長さ（ゲートの長さに対応する）は、必要最小限の値
とすることができる。従って、これらのトランジスタサ
イズを小さくすることができ、その結果、ドライブ回路
を、ＣＭＯＳなどで構成する場合に、そのレイアウト面
積を大幅に縮小することが可能となる。

【００８５】また、差動信号を出力する場合に、不要な
コモンモード信号としての電流が流れないように、コモ
ンモード電圧が、フィードバックされて制御されるた
め、低消費電力化を図ることが可能となる。

【００８６】さらに、差動信号を出力しているときのコ
モンモード電圧と、ケーブル１がハイインピーダンス状
態におけるコモンモード電圧（バイアス電圧）とを比較
して、両者が等しくなるように、フィードバックをかけ
てプルアップ電流を制御するため、コモンモード電圧の
広い範囲の変動に対処することができるとともに、低電
圧電源化にも対応することが可能となる。

【００８７】なお、以上においては、プルアップ側に、
電流の制御を行う、並列接続されたスイッチとしてのト
ランジスタｐ１１乃至ｐ１４，ｐ２１乃至ｐ２４，ｐ３
１乃至ｐ３４，ｐ４１乃至ｐ４４を設けるようにした
が、このようなスイッチとしてのトランジスタは、プル
ダウン側に設けることも可能であるし、さらに、プルア
ップ側およびプルダウン側の両方に設けることも可能で
ある。但し、例えば、図２に示したドライブ回路１２の
ように、差動信号をドライブする回路では、バイアス変
動により、差動信号ＴｐまたはＴｐＸのうちのＨレベル
の電圧が低下することが特に問題となるので、電流の制
御を行う、並列接続されたスイッチは、プルアップ側に
設けるのが望ましい。

【００８８】さらに、以上においては、電流の制御を行
う、並列接続されたスイッチとして、トランジスタを用
いるようにしたが、その他のデバイスを用いることも可
能である。

【００８９】また、上述の場合においては、差動信号Ｔ
ｐまたはＴｐＸとしての電流（プルアップ電流）をオン
／オフするために、４つのトランジスタｐ１１乃至ｐ１
４またはｐ２１乃至ｐ２４をそれぞれ並列接続したもの
を用いるようにしたが、この並列接続するトランジスタ
の数は４に限定されるものではない。即ち、電流をオン
／オフするための並列接続するトランジスタ数は、例え
ば、電源電圧、差動信号出力時のコモンモード電圧の変
動範囲、スピードシグナルＳｐｄＳｉｇをオン／オフす
ることによるコモンモード電圧の変化などに対応して、
適切な数とするのが好ましい。このことは、コモンモー
ド信号出力時に動作するトランジスタｐ３１乃至ｐ３４
の組およびｐ４１乃至ｐ４４の組についても同様であ
る。

【００９０】また、例えば、トランジスタｐ１１乃至ｐ
１４の組においては、それらのチャネルの幅の比が２の
ベキ乗になるようにしたが、これらのチャネルの幅は同
一にすることも可能である。但し、トランジスタｐ１１
乃至ｐ１４のチャネルの幅の比を２のベキ乗とした場合
には、トランジスタｐ１１がオンした場合に流れる電流
を基準として、その約２⁴倍の電流までを流すことが可
能であるが、チャネルの幅を同一にした場合には、例え
ば、トランジスタｐ１１がオンした場合に流れる電流を
基準として、その４倍の電流までしか流すことができな
くなる。さらに、この場合、アップダウンカウンタ３２
は２ビットのものにする必要があり、かつ、その２ビッ
トの出力（カウント値）を、その出力に対応する数だけ
ビットがたった４ビットの値に変換する必要がある。

【００９１】また、上述の場合においては、例えば、ア
ップダウンカウンタ３２のカウント値に対応して、トラ
ンジスタｐ１１乃至ｐ１４のうちの１以上をオンするよ
うにしたが、その他、アップダウンカウンタ３２のカウ
ント値に対応して、トランジスタｐ１１乃至ｐ１４のう
ちの１以上をオフするようにすることなども可能であ
る。

【００９２】ところで、図２に示したドライブ回路１２
では、差動信号の出力が開始された後に、コンパレータ
４５におけるバイアス電圧とコモンモード電圧との比較
結果に対応して、アップダウンカウンタ３２におけるカ
ウント値がインクリメントまたはデクリメントされ、バ
イアス電圧とコモンモード電圧とが等しくなるように、
トランジスタｐ１１乃至ｐ１４，ｐ２１乃至ｐ２４がオ
ンされるが、アップダウンカウンタ３２におけるカウン
ト値のインクリメントまたはデクリメントは１ずつ、か
つコンパレータ４５からバイアス電圧とコモンモード電
圧との比較結果が出力されるごとに行われる。従って、
差動信号の出力が開始された後、バイアス電圧とコモン
モード電圧とが等しくなるのに時間を要する場合があ
る。具体的には、例えば、アップダウンカウンタ３２の
初期値が００００Ｂ（Ｂは、その前の数字が２進数であ
ることを表す）である場合において、トランジスタｐ１
１乃至ｐ１４すべて、およびトランジスタｐ２１乃至ｐ
２４すべてをオンしたときに、即ち、カウント値が１１
１１Ｂとなったときに、バイアス電圧とコモンモード電
圧とが等しくなるとすると、カウント値がそのような値
になるまでには、少なくとも１５クロック（１１１１Ｂ
クロック）に相当する時間を要する。

【００９３】そして、この時間は、アップダウンカウン
タ３２のカウント値によってオン／オフ制御を行うトラ
ンジスタ（図２においては、トランジスタｐ１１乃至ｐ
１４や、トランジスタｐ２１乃至ｐ２４など）の数が増
加するほど長くなる。

【００９４】このようにバイアス電圧とコモンモード電
圧とが等しくなるまでに要する時間が長いと、前述した
ように、その間における正確なデータの送受信が妨げら
れることになるから好ましくない。

【００９５】そこで、図３は、図１のドライブ回路１２
の第２の構成例を示している。なお、図中、図２におけ
る場合と対応する部分については、同一の符号を付して
あり、以下では、その説明は、適宜省略する。

【００９６】即ち、図３の実施の形態では、ＮＡＮＤゲ
ート３４または３５それぞれが、４つではなく、ｎ個設
けられている。これに対応して、その出力端子に接続さ
れていたトランジスタの組も、それぞれトランジスタｐ
１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎ，ｐ３１乃至ｐ３
ｎ，ｐ４１乃至ｐ４ｎのｎ個のトランジスタで構成され
ている。なお、ここでも、トランジスタｐ１１乃至ｐ１
ｎそれぞれのチャネルの幅は、例えば、図２で説明した
ような関係になっている。トランジスタｐ２１乃至ｐ２
ｎ，ｐ３１乃至ｐ３ｎ，ｐ４１乃至ｐ４ｎについても同
様である。また、ｐ３１乃至ｐ３ｎそれぞれと、トラン
ジスタｐ１１乃至ｐ１ｎそれぞれとのチャネルの幅の関
係も、例えば、図２で説明したような関係になってい
る。トランジスタｐ４１乃至ｐ４ｎについても同様であ
る。

【００９７】さらに、図３の実施の形態では、ＡＤコン
バータ３１が設けられている。なお、ここでは、ＡＤコ
ンバータ３１は、トランジスタｐ１１乃至ｐ１ｎ，ｐ２
１乃至ｐ２ｎ、およびコンパレータ４５とともに、逐次
比較型のＡＤコンバータを構成している。即ち、逐次比
較型のＡＤコンバータは、アナログ値を、後述するＤＡ
コンバータのＤＡ変換結果と比較する比較器と、その比
較器の比較結果に対応してディジタル値を出力する逐次
比較制御回路と、そのディジタル値をＤＡ変換するＤＡ
コンバータとからなり、比較器における比較結果が等し
いものとなったときにおける逐次比較制御回路の出力値
を、入力されたアナログ値のＡＤ変換結果として出力す
るが、図３におけるＡＤコンバータ３１は、上述の逐次
比較制御回路に相当する。また、図３におけるトランジ
スタｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎ、またはコン
パレータ４５は、逐次比較型のＡＤコンバータにおける
ＤＡコンバータまたは比較器に、それぞれ対応する。

【００９８】ＡＤコンバータ３１は、ｎ（ｎは２以上の
整数）ビットのディジタル値を、その出力端子（Ｆ１，
Ｆ２，・・・，Ｆｎ）から出力するようになされてい
る。このｎビットのディジタル値は、アップダウンカウ
ンタ３２の初期値入力端子（Ｆ’１，Ｆ’２，・・・，
Ｆ’ｎ）、およびセレクタ３３₁乃至３３_nそれぞれの一
方の入力端子（Ｉ１）に供給されるようになされてい
る。

【００９９】また、ＡＤコンバータ３１は、そのクロッ
ク端子（ＣＫ）への入力に対応して、その出力端子から
出力するディジタル値を変化させるようになされている
が、そのクロック端子には、ＡＮＤゲート５０の出力が
供給されるようになされている。なお、このＡＮＤゲー
ト５０は、図２において、アップダウンカウンタ３２の
クロック端子（ＣＫ）に接続されているインバータ４９
とＮＡＮＤゲート４７とを一体的に表したものである。

【０１００】ここで、ＡＤコンバータ３１は、そのＢＲ
端子に入力される信号に対応して動作するようになされ
ており、このＢＲ端子には、ＡＮＤゲート４６の出力が
供給されるようになされている。また、ＡＤコンバータ
３１はＥＮＤ端子を有しており、このＥＮＤ端子の出力
は、通常は、例えば、Ｌレベルになっているが、コンパ
レータ４５の非反転入力端子における電圧に対応するデ
ィジタル値を、その出力端子から出力するとき（後述す
るように、ディジタル値が確定したとき）だけ、例え
ば、Ｈレベルになるようになされている。

【０１０１】アップダウンカウンタ３２は、基本的に
は、図２における場合と同様に構成されるが、図３の実
施の形態では、４ビットのアップダウンカウンタではな
く、ｎビットのアップダウンカウンタとされている。さ
らに、図３の実施の形態では、アップダウンカウンタ３
２は、ＢＲ端子およびＥＮＤ端子を有している。そし
て、アップダウンカウンタ３２は、そのＢＲ端子および
ＥＮＤ端子に入力される信号に対応して動作するように
なされており、ＢＲ端子には、ＡＮＤゲート４６の出力
が、ＥＮＤ端子には、ＡＤコンバータ３１のＥＮＤ端子
の出力が、それぞれ供給されるようになされている。

【０１０２】上述したように、その出力端子が、ＡＤコ
ンバータ３１およびアップダウンカウンタ３２のＢＲ端
子に接続されているＡＮＤゲート４６の一方の入力端子
または他方の入力端子には、信号ＴｐＤＡまたはＴｐＤ
Ｂがそれぞれ供給されるようになされている。ここで、
上述したように、デバイスＤＥＶＩＣＥ１やＤＥＶＩＣ
Ｅ２は、ドライブ回路を２つ有するが、信号ＴｐＤＡと
ＴｐＤＢは、その２つのドライブ回路が出力する差動信
号Ｔｐに相当する。即ち、例えば、デバイスＤＥＶＩＣ
Ｅ１に注目すれば、信号ＴｐＤＡは、ドライバ回路１２
が出力する差動信号Ｔｐに相当し、信号ＴｐＤＢは、ド
ライバ回路１５が出力する差動信号（ドライバ回路１２
が出力する差動信号Ｔｐに相当する信号）に相当する。
そして、信号ＴｐＤＡおよびＴｐＤＢは、デバイスＤＥ
ＶＩＣＥ１が、実際のデータとしての差動信号の出力を
開始する直前の所定の期間であるバスリセット期間中に
おいて、いずれもＨレベルになるようになされている。
従って、バスリセット期間においては、ＡＮＤゲート４
６の出力はＨレベルとなる（その他の期間においては、
基本的にＬレベルになる）。

【０１０３】アップダウンカウンタ３２のｎビットの出
力端子（Ｑ１，Ｑ２，・・・，Ｑｎ）は、セレクタ３３
₁乃至３３_nそれぞれの他方の入力端子（Ｉ０）に接続さ
れている。セレクタ３３₁乃至３３_nそれぞれの選択端子
（Ｓ）には、ＡＮＤゲート４６の出力が供給されるよう
になされており、セレクタ３３₁乃至３３_nは、その選択
端子（Ｓ）への入力がＬレベルまたはＨレベルのとき、
その一方の入力端子（Ｉ０）または他方の入力端子（Ｉ
１）に入力されている信号をそれぞれ選択し、ＮＡＮＤ
ゲート３４₁乃至３４_nおよびＮＡＮＤゲート３５₁乃至
３５_nの一方の入力端子に供給するようになされてい
る。

【０１０４】次に、図４は、図３のＡＤコンバータ３１
の構成例を示している。

【０１０５】ＮＡＮＤゲート５１の一方の入力端子に
は、クロック端子（ＣＫ）に供給されるクロックＣＫ
が、また、その他方の入力端子には、ＢＲ端子に供給さ
れるＡＮＤゲート４６の出力（以下、適宜、ＢＲ信号と
いう）が、それぞれ供給されるようになされており、Ｎ
ＡＮＤゲート５１では、クロックＣＫとＢＲ信号との論
理和を反転したものが求められ、インバータ５２を介し
て、ＤＦＦ（Ｄフリップフロップ）５１₁乃至５４_n+1の
クロック端子に供給される。

【０１０６】ここで、ＢＲ信号は、上述したように、バ
スリセット期間にのみＨレベルとなるから、５１₁乃至
５４_n+1のクロック端子には、バスリセット期間のみ、
クロックＣＫが供給される。

【０１０７】ＢＲ信号は、ＮＡＮＤゲート５１の他、パ
ルスジェネレータ（1 Shot Pulse Generator）５３、並
びにインバータ５７を介してＮＯＲゲート５８₁乃至５
８_nの一方の入力端子にも供給されている。パルスジェ
ネレータ５３は、ＢＲ信号が、例えば、ＬレベルからＨ
レベルになるタイミング（立ち上がりエッジ）で、例え
ば、クロックＣＫの周期に相当する幅の１のパルス（ワ
ンショットパルス）を出力するようになされており、こ
のワンショットパルスは、ＤＦＦ５４_n+1の入力端子
（Ｄ）に供給される。従って、ＤＦＦ５４_n+1では、パ
スリセット期間の開始直後にパルスジェネレータ５３が
出力するワンショットパルス（１）がラッチされる。

【０１０８】ＤＦＦ５４_n+1の出力端子（Ｑ）は、ＤＦ
Ｆ５４_nの入力端子（Ｄ）に接続されており、以下、同
様にして、ＤＦＦ５４_n乃至ＤＦＦ５４₁はシリアルに接
続されている。従って、ＤＦＦ５４_n+1でラッチされた
１（ワンショットパルス）（Ｈレベル）は、クロックＣ
Ｋに同期して、ＤＦＦ５４_n乃至ＤＦＦ５４₁で順次ラッ
チされていく。ＤＦＦ５４₁の出力端子（Ｑ）は、ＥＮ
Ｄ端子に接続されており、従って、ＡＤコンバータ３１
のＥＮＤ端子からは、バスリセット期間の開始後、ｎ＋
１クロック目に、Ｈレベルが出力される。

【０１０９】ＤＦＦ５４_n+1乃至５４₂の出力端子は、Ｄ
ＦＦ５９_n乃至５９₁のクロック端子にも、それぞれ接続
されており、また、ＤＦＦ５９_n乃至５９₁のクリア端子
（リセット端子）（ＣＬ）には、ＮＯＲゲート５８_n乃
至５８₁の出力を反転したものがそれぞれ入力されるよ
うになされている。ＮＯＲゲート５８_n乃至５８₁の他方
の入力端子は、ＡＮＤゲート５６_n乃至５６₁の出力端子
とそれぞれ接続されており、また、ＡＮＤゲート５６_n
乃至５６₁の一方の入力端子には、インバータ５５を介
して、ＵＤ信号が供給されるようになされている。そし
て、その他方の入力端子は、ＤＦＦ５４_n乃至５４₁の出
力端子とそれぞれ接続されている。

【０１１０】ＤＦＦ５９_n乃至５９₁の入力端子（Ｄ）に
は、いずれも電源電圧（Ｈレベル）が印加されており、
その出力端子（Ｑ）は、ＤＦＦ６０_n乃至６０₁の入力端
子（Ｄ）にそれぞれ接続されている。また、ＤＦＦ６０
_n乃至６０₁のクロック端子は、インバータ５２の出力端
子と接続されており、その出力端子（Ｑ）は、ＡＤコン
バータ３１の出力端子（Ｆｎ（ＭＳＢ），Ｆｎ−１，・
・・，Ｆ１（ＬＳＢ））と接続されている。

【０１１１】以上のように構成されるＡＤコンバータ３
１では、バスリセット期間となると、ＢＲ信号がＬレベ
ルからＨレベルとなるから、パルスジェネレータ５３か
らパルスが出力され、これが、ＤＦＦ５４_n+1でラッチ
され、その出力端子（Ｑ）から出力される。このラッチ
出力は、ＤＦＦ５９_nのクロック端子に供給されるか
ら、ＤＦＦ５９_nでは、Ｈレベルがラッチされる。ＤＦ
Ｆ５９_nのラッチ出力（出力端子（Ｑ）の出力）は、Ｄ
ＦＦ６０_nの入力端子（Ｄ）に供給されており、従っ
て、ＤＦＦ６０_nのラッチ出力、即ち、出力端子Ｆｎの
出力はＨレベル（１）となる。

【０１１２】そして、次のクロックＣＫのタイミング
で、例えば、ＵＤ信号がＨレベルとなった場合において
は、ＵＤ信号を反転したものとＤＦＦ５４_nの出力とが
入力端子に供給されているＡＮＤゲート５６_nの出力は
Ｌレベルになる。さらに、バスリセット期間中において
は、ＢＲ信号はＨレベルとなっているから、インバータ
５７を介したＢＲ信号とＡＮＤゲート５６_nの出力とが
入力端子に供給されているＮＯＲゲート５８_nの出力は
Ｈレベルとなる。従って、ＮＯＲゲート５８_nの出力が
反転されてクリア端子に供給されているＤＦＦ５９_nは
リセットされず、その結果、ＤＦＦ６０_nのラッチ出力
はＨレベル（１）のまま確定される。

【０１１３】また、ＤＦＦ５４_nの出力がクロック端子
に供給されているＤＦＦ５９_n-1では、Ｈレベルがラッ
チされ、その結果、ＤＦＦ６０_n-1の出力、即ち、出力
端子Ｆｎ−１の出力はＨレベル（１）となる。

【０１１４】一方、ＤＦＦ６０_nのラッチ出力がＨレベ
ルとなった後、次のクロックＣＫのタイミングで、例え
ば、ＵＤ信号がＬレベルとなった場合においては、ＵＤ
信号を反転したものとＤＦＦ５４_nの出力とが入力端子
に供給されているＡＮＤゲート５６_nの出力はＨレベル
になる。さらに、バスリセット期間中においては、ＢＲ
信号はＨレベルとなっているから、インバータ５７を介
したＢＲ信号とＡＮＤゲート５６_nの出力とが入力端子
に供給されているＮＯＲゲート５８_nの出力はＬレベル
となる。従って、ＮＯＲゲート５８_nの出力が反転され
てクリア端子に供給されているＤＦＦ５９_nはリセット
され、その結果、ＤＦＦ６０_nのラッチ出力はＬレベル
（１）に確定される。

【０１１５】そして、ＤＦＦ６０_n-1の出力は、上述し
たようにＨレベル（１）とされる。

【０１１６】以下、同様にして、ＵＤ信号のレベルに対
応して、ＤＦＦ６０_n-1乃至６０₁のラッチ出力も、順次
確定されていき、そのすべての確定と同時に、ＤＦＦ５
４₁のラッチ出力、即ち、ＡＤコンバータ３１のＥＮＤ
端子の出力は、Ｈレベルとなる。

【０１１７】そして、バスリセット期間が経過すること
により、ＢＲ信号がＬレベルとなると、ＤＦＦ５４₁乃
至５４_n+1および６０₁乃至６０_nには、クロックが供給
されなくなり、ＡＤコンバータ３１は動作を停止する。

【０１１８】次に、図５は、図３のアップダウンカウン
タ３２の構成例を示している。

【０１１９】ＸＮＯＲ（eXclusive NOR）６１_n乃至６１
₁の一方の入力端子は、アップダウンカウンタ３２の初
期値入力端子（Ｆ’１，Ｆ’２，・・・，Ｆ’ｎ）にそ
れぞれ接続されている。また、ＸＮＯＲ６１_n乃至６１₁
の他方の入力端子は、ＤＦＦ７１_n乃至７１₁の出力端子
（Ｑ）とそれぞれ接続されている。そして、ＸＮＯＲ６
１_n乃至６１₁の出力端子は、ｎ入力ＮＡＮＤゲート６２
の入力端子に接続されている。ＮＡＮＤゲート６２の出
力端子は、３入力ＮＡＮＤゲート６４の１の入力端子に
接続されている。ＮＡＮＤゲート６４の残りの２つの入
力端子には、クロックＣＫと、ＤＦＦ６３のラッチ出力
とが供給されるようになされている。

【０１２０】ＤＦＦ６３は、アップダウンカウンタ３２
のＥＮＤ端子からの入力に同期して、Ｈレベルをラッチ
するようになされている。また、ＤＦＦ６３のクリア端
子（ＣＬ）には、ＢＲ信号を反転したものが供給される
ようになされている。

【０１２１】セレクタ６６の一方の入力端子（Ｉ１）に
は、ＮＡＮＤゲート６４の出力端子が接続されており、
その他方の入力端子（Ｉ０）には、インバータ６５を介
して、クロックＣＫが供給されるようになされている。
そして、セレクタ６６は、ＢＲ信号に対応して、ＮＡＮ
Ｄゲート６４またはインバータ６５のうちのいずれか一
方の出力を選択して出力するようになされている。セレ
クタ６６の出力は、インバータ６８を介して、ＤＦＦ７
１₁乃至７１_nのクロック端子に供給されるようになされ
ている。

【０１２２】セレクタ６７の一方の入力端子（Ｉ１）に
はＨレベルが、他方の入力端子（Ｉ０）にはＵＤ信号
が、それぞれ供給されるようになされている。セレクタ
６７は、セレクタ６６と同様に、ＢＲ信号に対応して、
ＨレベルまたはＵＤ信号のうちのいずれか一方を選択し
て出力するようになされている。セレクタ６７の出力
は、全加算器７０₁のキャリ（carry）入力端子（Ｃｉ）
と、インバータ６９を介して、全加算器７０₁乃至７０_n
の第２の入力端子（Ａ２）とに供給されるようになされ
ている。

【０１２３】全加算器７０₁乃至７０_n-1のキャリ出力端
子（Ｃｏ）は、全加算器７０₂乃至７０_nのキャリ入力端
子（Ｃｉ）にそれぞれ接続されている。そして、全加算
器７０₁乃至７０_nの第１の入力端子（Ａ１）は、ＤＦＦ
７１₁乃至７１_nの出力端子（Ｑ）と接続されており、そ
の出力端子（Ｓ）は、ＤＦＦ７１₁乃至７１_nの入力端子
（Ｄ）にそれぞれ接続されている。全加算器７０₁乃至
７０_nは、その第１の入力端子（Ａ１）と第２の入力端
子（Ａ２）とからの入力ビットの加算を、そのキャリ入
力端子（Ｃｉ）からのキャリを考慮して行い、その加算
結果（和）を、出力端子（Ｓ）から出力するようになさ
れている。なお、加算結果にキャリがある場合には、そ
のキャリは、キャリ出力端子（Ｃｏ）から出力されるよ
うになされている。

【０１２４】ＤＦＦ７１₁乃至７１_nの出力端子（Ｑ）
は、アップダウンカウンタ３２の出力端子（Ｑ１，Ｑ
２，・・・，Ｑｎ）にもそれぞれ接続されており、従っ
て、ＤＦＦ７１₁乃至７１_nのラッチ出力がカウント値と
して出力されるようになされている。

【０１２５】以上のように構成されるアップダウンカウ
ンタ３２では、バスリセット期間中において、そのＥＮ
Ｄ端子への入力がＨレベルとなると、即ち、ＡＤコンバ
ータ３１の出力が確定すると、ＤＦＦ６３において、Ｈ
レベルがラッチされ、ＮＡＮＤゲート６４の入力端子に
供給される。

【０１２６】一方、初期値入力端子（Ｆ’１，Ｆ’２，
・・・，Ｆ’ｎ）には、ＡＤコンバータ３１において確
定されたディジタル値の出力（以下、適宜、確定出力と
いう）が供給され、ＸＮＯＲ６１₁乃至６１_nでは、その
確定出力それぞれのビットと、ＤＦＦ７１₁乃至７１_nそ
れぞれのラッチ出力との排他的論理和を反転した値が演
算される。ＤＦＦ７１₁乃至７１_nの演算結果は、ＮＡＮ
Ｄゲート６２に供給され、そこで、それらの論理積を反
転したものが演算されて、ＮＡＮＤゲート６４に供給さ
れる。

【０１２７】ＮＡＮＤゲート６４には、さらに、クロッ
クＣＫが供給されており、そこでは、ＤＦＦ６３のラッ
チ出力、ＮＡＮＤゲート６２の出力、およびクロックＣ
Ｋの論理積を反転したものが演算され、その演算結果
が、セレクタ６６に供給される。

【０１２８】セレクタ６６は、ＢＲ信号が、例えばＨレ
ベルまたはＬレベルのとき、ＮＡＮＤゲート６４の出力
またはインバータ６５の出力をそれぞれ選択するように
なされており、バスリセット期間中においては、ＢＲ信
号はＨレベルとなっているから、セレクタ６６では、Ｎ
ＡＮＤゲート６４の出力が選択される。

【０１２９】従って、この場合、ＤＦＦ７１₁乃至７１_n
では、ＮＡＮＤゲート６４の出力のタイミングで、全加
算器７０₁乃至７０_nの出力がラッチされる。

【０１３０】また、セレクタ６７は、ＢＲ信号が、例え
ば、ＨレベルまたはＬレベルのとき、ＨレベルまたはＵ
Ｄ信号をそれぞれ選択するようになされており、バスリ
セット期間中においては、ＢＲ信号はＨレベルとなって
いるから、セレクタ６７では、Ｈレベルが選択され、全
加算器７０₁のキャリ入力端子（Ｃｉ）に供給されると
ともに、インバータ６９を介して、全加算器７０₁乃至
７０_nの第２の入力端子（Ａ２）に供給される。

【０１３１】従って、この場合、全加算器７０₁乃至７
０_nで、ＤＦＦ７１₁乃至ＤＦＦ７１_nのラッチ出力が、
クロックＣＫにしたがってインクリメントされ、そのイ
ンクリメント結果が、ＤＦＦ７１₁乃至ＤＦＦ７１_nにラ
ッチされることが繰り返される。

【０１３２】そして、ＤＦＦ７１₁乃至ＤＦＦ７１_nのラ
ッチ出力それぞれが、ＡＤコンバータ３１からの確定出
力の対応するビットに一致すると、ＸＮＯＲ６１₁乃至
６１_nの出力はすべてＨレベルとなり、その結果、ＮＡ
ＮＤ６２の出力はＬレベルとなる。ＮＡＮＤ６２の出力
がＬレベルとなると、ＮＡＮＤ６４の出力はＨレベルに
固定され、ＤＦＦ７１₁乃至７１_nは動作を停止する。即
ち、全加算器７０₁乃至７０_nで、ＤＦＦ７１₁乃至ＤＦ
Ｆ７１_nのラッチ出力が、クロックＣＫにしたがってイ
ンクリメントされ、ＤＦＦ７１₁乃至ＤＦＦ７１_nのラッ
チ出力それぞれが、ＡＤコンバータ３１からの確定出力
の対応するビットに一致するようになると、ＤＦＦ７１
₁乃至ＤＦＦ７１_nは、その値を保持した状態となる。

【０１３３】その後、バスリセット期間が経過し、ＢＲ
信号がＬレベルとなると、セレクタ６６または６７で
は、インバータ６５を介したクロックＣＫまたはＵＤ信
号が選択されるようになる。これにより、ＤＦＦ７１₁
乃至ＤＦＦ７１_nには、インバータ６８を介してクロッ
クＣＫが供給されるようになり、全加算器７０₁乃至７
０_nの出力のラッチを開始する。

【０１３４】一方、全加算器７０₁乃至７０_nでは、ＵＤ
信号がＨレベルか、またはＬレベルかで、ＤＦＦ７１₁
乃至ＤＦＦ７１_nのラッチ出力がインクリメントまたは
デクリメントされ、そのインクリメントまたはデクリメ
ント結果が、ＤＦＦ７１₁乃至ＤＦＦ７１_nに出力され
る。

【０１３５】従って、アップダウンカウンタ３２は、バ
スリセット期間中に、ＡＤコンバータ３１から供給され
る確定出力を、カウント値の初期値としてセットし、バ
スリセット期間の経過後は、ＵＤ信号にしたがって、カ
ウント値を、インクリメントまたはデクリメントしてい
く。

【０１３６】次に、図３に示したドライブ回路１２の動
作について説明する。

【０１３７】図２で説明したように、ケーブル１がハイ
インピーダンス状態になっている場合においては、コン
デンサＣｒｅｆに、バイアス電圧に対応する電荷がチャ
ージされる。そして、その後、差動信号の出力を開始す
るときには、バスリセット期間がおかれ、これにより、
信号ＴｐＤＡおよびＴｐＤＢは、いずれもＨレベルとな
る。その結果、ＡＮＤゲート４６の出力、即ち、ＢＲ信
号はＨレベルとなる。また、バスリセット期間となる
と、信号ＩｄｌｅまたはＴｐＥｎはそれぞれＬまたはＨ
レベルとされ、スピードシグナルＳｐｄＳｉｇはＬレベ
ルのままとされる。

【０１３８】ＢＲ信号がＨレベルとなると、ＡＤコンバ
ータ３１は動作を開始し、所定の出力が、セレクタ３３
₁乃至３３_nの一方の入力端子（Ｉ１）に供給される。セ
レクタ３３₁乃至３３_nは、ＢＲ信号がＨレベルの場合
は、ＡＤコンバータ３１の出力を選択するから、これに
より、その出力は、ＮＡＮＤゲート３４₁乃至３４_nを介
して、トランジスタｐ１１乃至ｐ１ｎ、およびトランジ
スタｐ２１乃至ｐ２ｎのゲートに供給される。その結
果、トランジスタ３８または３９それぞれに、差動信号
ＴｐまたはＴｐＸとしてのプルアップ電流が流れる。

【０１３９】また、信号ＩｄｌｅがＬレベルになると、
トランスミッションゲート４１は絶縁状態になり、コン
デンサＣｒｅｆにチャージされた電荷に対応する電圧、
即ち、ケーブルのバイアス電圧が、コンパレータ４５の
非反転入力端子に印加される。さらに、信号ＴｐＥｎが
Ｈレベルになると、上述したように、トランスミッショ
ンゲート４２は導通状態となる。

【０１４０】従って、コンパレータ４５には、２つの抵
抗ＲＣの接続点の電圧であるコモンモード電圧と、コン
デンサＣｒｅｆに蓄積された電荷に対応する電圧である
バイアス電圧とが供給されることになり、その大小比較
の比較結果が、ＵＤ信号として出力される。

【０１４１】ＡＤコンバータ３１では、上述したよう
に、ＵＤ信号のレベルに対応して、その出力（図４のＤ
ＦＦ６０_n-1乃至６０₁のラッチ出力）が、順次確定され
ていく。即ち、ＡＤコンバータ３１が出力するディジタ
ル値が、トランジスタｐ１１乃至ｐ１ｎ、およびトラン
ジスタｐ２１乃至ｐ２ｎにおいてＤＡ変換され、そのＤ
Ａ変換結果としてのコモンモード電圧が、コンパレータ
４５において、バイアス電圧と比較される。そして、そ
の比較結果がＵＤ信号として出力され、ＡＤコンバータ
３１において、そのＵＤ信号に基づき、コモンモード電
圧とバイアス電圧とが一致するように、ディジタル値
が、上位ビットから順次確定されていく。

【０１４２】以上のように、ＡＤコンバータ３１、トラ
ンジスタｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎ、および
コンパレータ４５では、逐次比較型のＡＤ変換が行わ
れ、これにより、バイアス電圧が、そのバイアス電圧と
コモンモード電圧とを一致させるためのプルアップ電流
を流すことのできるトランジスタｐ１１乃至ｐ１ｎ，ｐ
２１乃至ｐ２ｎをオンするのに必要なディジタル値に変
換される。

【０１４３】ＡＤコンバータ３１が出力するディジタル
値が確定すると（逐次比較型ＡＤコンバータにおいて、
バイアス電圧のＡＤ変換結果が確定すると）、ＡＤコン
バータ３１のＥＮＤ端子はＨレベルとなり、このＨレベ
ルは、アップダウンカウンタ３２のＥＮＤ端子に供給さ
れる。

【０１４４】アップダウンカウンタ３２は、そのＥＮＤ
端子にＨレベルが供給されると、上述したように、ＡＤ
コンバータ３１が出力するディジタル値を、カウント値
の初期値としてセットする。

【０１４５】その後、バスリセット期間が経過すると、
ＢＲ信号はＨレベルからＬレベルとなり、ＡＤコンバー
タ３１は動作を停止する。また、ＢＲ信号がＬレベルと
なると、アップダウンカウンタ３２は、上述したよう
に、ＵＤ信号にしたがって、カウント値を、インクリメ
ントまたはデクリメントしていく。

【０１４６】以上のように、バスリセット期間中に、逐
次比較型のＡＤ変換が行われることにより、バイアス電
圧が、そのバイアス電圧とコモンモード電圧とを一致さ
せるためのプルアップ電流を流すことのできるトランジ
スタｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎをオンするの
に必要なディジタル値に変換されるので、短時間で、ト
ランジスタｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎのうち
の必要なものをオンすることが可能となる。

【０１４７】また、そのディジタル値を初期値として、
アップダウンカウンタ３２を動作させるようにしたの
で、バスリセット期間後において、例えば、熱などに起
因するトランジスタＮ２やＮ３の特性の変化によるコモ
ンモード電圧の変化にも、随時対処することが可能とな
る。

【０１４８】次に、図６は、図１のドライバ回路１２の
第３の構成例を示している。なお、図中、図３における
場合と対応する部分については、同一の符号を付してあ
り、以下では、その説明は、適宜省略する。即ち、この
実施の形態は、アップダウンカウンタ３２およびセレク
タ３３₁乃至３３_nが設けられていないことを除けば、図
３における場合と同様に構成されている。

【０１４９】従って、バスリセット期間において、ＡＤ
コンバータ３１が出力するディジタル値が確定される
と、そのディジタル値にしたがって、トランジスタｐ１
１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎのうち、オンさせるも
のが決定されるのは、図３の実施の形態と同様である
が、図６の実施の形態では、バスリセット期間経過後
も、そのバスリセット期間中に確定されたディジタル値
をそのまま用いて、トランジスタｐ１１乃至ｐ１ｎ，ｐ
２１乃至ｐ２ｎのうちの必要なものがオンされる。

【０１５０】その結果、バスリセット期間経過後におい
て、例えば、熱などに起因するトランジスタＮ２やＮ３
の特性の変化によるコモンモード電圧の変化に追従する
ことは困難となるが、アップダウンカウンタ３２および
セレクタ３３₁乃至３３_nを必要としないので、回路を小
型に構成することが可能となる。また、アップダウンカ
ウンタ３２は、バスリセット期間経過後において、差動
信号を出力している間は、そのカウント値を変化させる
のに電力を消費するが、本実施の形態では、そのような
電力の消費も削減することができる。

【０１５１】次に、図７は、図１のドライバ回路１２の
第４の構成例を示している。なお、図中、図６における
場合と対応する部分については、同一の符号を付してあ
り、以下では、その説明は、適宜省略する。

【０１５２】この実施の形態では、ケーブル１がハイイ
ンピーダンス状態のときにモニタ用の差動信号に対応す
る電流を流し、このモニタ用の差動信号の平均値として
のコモンモード電圧と、バイアス電圧とが一致するよう
に、バイアス電圧をディジタル値に変換するようになさ
れており、このディジタル値にしたがって、実際の差動
信号の出力時にオンさせるトランジスタｐ１１乃至ｐ１
ｎ，ｐ２１乃至ｐ２ｎが決定されるようになされてい
る。

【０１５３】即ち、この実施の形態では、ＡＤコンバー
タ３１のクロック端子（ＣＫ）またはＢＲ端子に、クロ
ックＣＫまたはＩｄｌｅ信号がそれぞれ供給されるよう
になされている。さらに、ＡＤコンバータ３１の出力端
子（Ｆｎ，Ｆｎ−１，・・・，Ｆ２，Ｆ１）が、ＤＦＦ
８２_n乃至８２₁を介して、ＮＡＮＤゲート３４_n乃至３
４₁の一方の入力端子と、ＮＡＮＤゲート３５_n乃至３５
₁の一方の入力端子に接続されている。なお、ＤＦＦ８
２₁乃至８２_nのクロック端子は、ＡＤコンバータ３１の
ＥＮＤ端子と接続されている。従って、ＤＦＦ８２_n乃
至８２₁では、ＡＤコンバータ３１が出力するディジタ
ル値が確定した場合に、そのディジタル値がラッチさ
れ、ＮＡＮＤゲート３４_n乃至３４₁およびＮＡＮＤゲー
ト３５_n乃至３５₁に供給されるようになされている。

【０１５４】ＡＤコンバータ３１の出力端子（Ｆｎ，Ｆ
ｎ−１，・・・，Ｆ２，Ｆ１）は、さらに、ＮＡＮＤゲ
ート８１_n乃至８１₁の一方の入力端子にも接続されてい
る。ＮＡＮＤゲート８１_n乃至８１₁の他方の入力端子に
は、Ｉｄｌｅ信号が供給されるようになされており、ま
た、それぞれの出力端子は、トランジスタｐ５ｎ乃至ｐ
５１のゲートおよびトランジスタｐ６ｎ乃至ｐ６１のゲ
ートに接続されている。従って、トランジスタｐ５ｎ乃
至ｐ５１のゲートおよびトランジスタｐ６ｎ乃至ｐ６１
は、Ｉｄｌｅ信号がＨレベルの間、即ち、ケーブル１が
ハイインピーダンス状態になっている間、ＡＤコンバー
タ３１が出力するディジタル値にしたがってオンされる
ようになされている。

【０１５５】トランジスタｐ５ｎ乃至ｐ５１またはトラ
ンジスタｐ６ｎ乃至ｐ６１は、トランジスタｐ１ｎ乃至
ｐ１１またはトランジスタｐ２ｎ乃至ｐ２１と同一構成
のもので、モニタ用の差動信号としての電流を流すよう
になされている。

【０１５６】即ち、トランジスタｐ５ｎ乃至ｐ５１のソ
ースおよびトランジスタｐ６ｎ乃至ｐ６１のソースは、
いずれも電源に接続されている。そして、トランジスタ
ｐ５ｎ乃至ｐ５１のドレインまたはトランジスタｐ６ｎ
乃至ｐ６１のドレインは、トランジスタ３８または３９
にそれぞれ相当するトランジスタ８５または８７のドレ
インに接続されている。

【０１５７】トランジスタ８５のゲートは、ここでは、
ＤＦＦ８４の出力端子（Ｑ）に接続されており、トラン
ジスタ８７のゲートは、ここでは接地されている。そし
て、トランジスタ８５または８７のソースは、トランジ
スタＮ２またはＮ３とそれぞれ同一構成のトランジスタ
８６または８８のドレインに接続されている。トランジ
スタ８６または８８は、トランジスタＮ２またはＮ３と
それぞれ同様に、トランジスタＮ１とともにカレントミ
ラー回路を構成している。

【０１５８】従って、トランジスタｐ５ｎ乃至ｐ５１の
ドレインおよびトランジスタ８５のドレインの接続点か
らは、差動信号Ｔｐと同一の信号を、また、トランジス
タｐ６ｎ乃至ｐ６１のドレインおよびトランジスタ８７
の接続点からは、差動信号ＴｐＸと同一の信号を、モニ
タ用の信号として取り出すことができる。

【０１５９】ＤＦＦ８４の入力端子（Ｄ）は電源に接続
され、そのクロック端子には、Ｉｄｌｅ信号が供給され
るようになされている。また、ＤＦＦ８４のクリア端子
（ＣＬ）には、ＡＤコンバータ３１のＥＮＤ端子の出力
が、バッファ８３を介し、かつ反転して供給されるよう
になされている。従って、ＤＦＦ８４では、Ｉｄｌｅ信
号がＬレベルからＨレベルになるときに、Ｈレベルがラ
ッチされる。そして、そのラッチ出力は、ＡＤコンバー
タ３１のＥＮＤ端子の出力がＬレベルからＨレベルにな
るときにクリアされる（Ｌレベルとなる）。

【０１６０】トランジスタｐ５ｎ乃至ｐ５１のドレイン
およびトランジスタ８５のドレインの接続点と、トラン
ジスタｐ６ｎ乃至ｐ６１のドレインおよびトランジスタ
８７の接続点との間には、２つの抵抗Ｒｃ’を直列接続
したものが接続されている。抵抗Ｒｃ’は、抵抗ＲＣと
同一のもので、従って、２つの抵抗Ｒｃ’の接続点から
は、コモンモード電圧と同一のモニタ用の電圧を取り出
すことができる。この接続点は、コンパレータ４５の非
反転入力端子（＋）に接続されている。

【０１６１】トランジスタｐ５ｎ乃至ｐ５１のドレイン
およびトランジスタ８５のドレインの接続点と、トラン
ジスタｐ６ｎ乃至ｐ６１のドレインおよびトランジスタ
８７の接続点との間には、さらに、終端抵抗としての２
つの抵抗Ｒｔ’を直列接続したものも接続されている。
なお、抵抗Ｒｔ’は、図１における終端抵抗ＲＴの抵抗
値の１／２の抵抗値とされている。また、抵抗Ｒｔ’
は、１チップのドライブ回路１２に外付けすることもで
きるし、内蔵させることも可能である。

【０１６２】２つの抵抗Ｒｔ’の接続点には、出力端子
が非反転入力端子（＋）と接続されたオペアンプ８９の
出力端子と接続されており、オペアンプ８９の反転入力
端子（−）は、２つの抵抗ＲＣの接続点に接続されてい
る。また、この接続点は、コンパレータ４５の反転入力
端子（−）にも接続されている。

【０１６３】次に、その動作について説明する。

【０１６４】ケーブル１がハイインピーダンス状態とな
り、Ｉｄｌｅ信号がＨレベルとなると、そのＩｄｌｅ信
号がＢＲ端子に供給されているＡＤコンバータ３１は動
作を開始し、所定の出力（ディジタル値）が、ＮＡＮＤ
ゲート８１₁乃至８１_nの一方の入力端子およびＤＦＦ８
２_n乃至８２₁に供給される。

【０１６５】ＮＡＮＤゲート８１₁乃至８１_nの他方の入
力端子には、ＨレベルとなっているＩｄｌｅ信号が供給
されており、従って、ＡＤコンバータ３１の出力（を反
転したもの）は、ＮＡＮＤゲート８１₁乃至８１_nを介し
て、トランジスタｐ５１乃至ｐ５ｎ、およびトランジス
タｐ６１乃至ｐ６ｎのゲートに供給される。その結果、
トランジスタ８５または８７それぞれに、差動信号Ｔｐ
またはＴｐＸのモニタ用の信号としてのプルアップ電流
が流れる。

【０１６６】ここで、本実施の形態では、Ｉｄｌｅ信号
がＬレベルからＨレベルとなることにより、ＤＦＦ８４
においてＨレベルがラッチされ、そのラッチ出力がトラ
ンジスタ８５のゲートに供給される。また、トランジス
タ８７のゲートは接地されている。従って、モニタ用の
信号としてのプルアップ電流は、トランジスタ８５にの
み流れることになる。

【０１６７】モニタ用の電流が流れると、２つの抵抗Ｒ
ｃ’の接続点には、モニタ用のコモンモード電圧が現
れ、この電圧が、コンパレータ４５の非反転入力端子に
印加される。一方、コンパレータ４５の反転入力端子に
は、２つの抵抗ＲＣの接続点の電圧、即ち、ケーブル１
がハイインピーダンス状態になっている、いまの場合に
おいては、バイアス電圧が印加されており、従って、コ
ンパレータ４５では、それらの大小が比較され、その比
較結果としてのＵＤ信号が出力される。

【０１６８】ＡＤコンバータ３１では、上述したよう
に、ＵＤ信号のレベルに対応して、その出力（図４のＤ
ＦＦ６０_n-1乃至６０₁のラッチ出力）が、順次確定され
ていく。即ち、ＡＤコンバータ３１が出力するディジタ
ル値が、トランジスタｐ５１乃至ｐ５ｎ、およびトラン
ジスタｐ６１乃至ｐ６ｎにおいてＤＡ変換され、そのＤ
Ａ変換結果としてのコモンモード電圧が、コンパレータ
４５において、バイアス電圧と比較される。そして、そ
の比較結果がＵＤ信号として出力され、ＡＤコンバータ
３１において、そのＵＤ信号に基づき、コモンモード電
圧とバイアス電圧とが一致するように、ディジタル値
が、上位ビットから順次確定されていく。

【０１６９】以上のように、本実施の形態では、ＡＤコ
ンバータ３１、トランジスタｐ５１乃至ｐ５ｎ，ｐ６１
乃至ｐ６ｎ、およびコンパレータ４５においては、逐次
比較型のＡＤ変換が行われ、これにより、バイアス電圧
が、そのバイアス電圧とモニタ用のコモンモード電圧と
を一致させるためのプルアップ電流を流すことのできる
トランジスタｐ５１乃至ｐ５ｎ，ｐ６１乃至ｐ６ｎをオ
ンするのに必要なディジタル値に変換される。

【０１７０】ここで、トランジスタｐ５１乃至ｐ５ｎ，
ｐ６１乃至ｐ６ｎは、トランジスタｐ１１乃至ｐ１ｎ，
ｐ２１乃至ｐ２ｎとそれぞれ同一構成のものであるか
ら、モニタ用のコモンモード電圧とバイアス電圧とを一
致させるためのプルアップ電流を流すことのできるトラ
ンジスタｐ５１乃至ｐ５ｎ，ｐ６１乃至ｐ６ｎをオンす
るのに必要なディジタル値は、実際のコモンモード電圧
とバイアス電圧とを一致させるためのプルアップ電流を
流すことのできるトランジスタｐ１１乃至ｐ１ｎ，ｐ２
１乃至ｐ２ｎをオンするのに必要なディジタル値に等し
くなる。

【０１７１】そこで、ＡＤコンバータ３１が出力するデ
ィジタル値が確定すると、そのＥＮＤ端子の出力がＬレ
ベルからＨレベルとなり、これにより、ＤＦＦ８２₁乃
至８２_nにおいて、ＡＤコンバータ３１が出力する、確
定したディジタル値がラッチされる。

【０１７２】その後、実際の差動信号を出力する場合に
おいては、信号ＩｄｌｅまたはＴｐＥｎはそれぞれＬま
たはＨレベルとされ、信号ＴｐＥｎがＨレベルになるこ
とにより、ＤＦＦ８２₁乃至８２_nのラッチ出力が、ＮＡ
ＮＤゲート３４₁乃至３４_nを介して、トランジスタｐ１
１乃至ｐ１ｎのゲート、およびトランジスタｐ２１乃至
ｐ２ｎのゲートに印加される。これにより、トランジス
タｐ１１乃至ｐ１ｎ，ｐ２１乃至ｐ２ｎのうち、コモン
モード電圧とバイアス電圧とを等しくするのに必要なも
のがオンされる。

【０１７３】なお、信号ＩｄｌｅがＬレベルになること
により、ＤＦＦ８４はクリアされ、これにより、トラン
ジスタ８５のゲートにはＬレベルが印加されるようにな
る。従って、トランジスタ８５はオフ状態になり、差動
信号のモニタ用としての電流は流れなくなるから、実際
の差動信号の出力が開始された後に、モニタ用の電流が
流れることによる、いわば無駄な電力の消費を防止する
ことができる。

【０１７４】以上のように、ケーブル１がハイインピー
ダンス状態のときに、コモンモード電圧とバイアス電圧
とを等しくするディジタル値を確定するようにしたの
で、差動信号出力時に、その電流が変化することはな
い。また、ここでも、アップダウンカウンタ３２が設け
られていないので、その分の電力を節約することができ
る。さらに、ケーブル１がハイインピーダンス状態にな
るたびに、コモンモード電圧とバイアス電圧とを等しく
するディジタル値を確定するようにしたので、バイアス
電圧の変動に柔軟に対処することが可能となる。

【０１７５】なお、以上においては、ＡＤ変換を逐次比
較型のＡＤコンバータにより行うようにしたが、ＡＤ変
換は、その他の方式で行うことも可能である。

【０１７６】また、本発明の適用範囲は、ＩＥＥＥ１３
９４の規格に準拠した通信に限定されるものではない。

【０１７７】

【発明の効果】請求項１に記載のドライブ回路および請
求項９に記載のドライブ方法によれば、バイアス電圧が
ディジタル値に変換され、そのディジタル値に対応する
電流をオン／オフする複数の並列接続されたスイッチン
グ手段がオンまたはオフされる。従って、バイアス電圧
の変動に対応可能な小型のドライブ回路を提供すること
が可能となる。

【図面の簡単な説明】

【図１】本発明を適用した通信システムの一実施の形態
の構成を示す回路図である。

【図２】図１のドライブ回路１２の第１の構成例を示す
回路図である。

【図３】図１のドライブ回路１２の第２の構成例を示す
回路図である。

【図４】図３のＡＤコンバータ３１の構成例を示す回路
図である。

【図５】図３のアップダウンカウンタ３２の構成例を示
す回路図である。

【図６】図１のドライブ回路１２の第３の構成例を示す
回路図である。

【図７】図１のドライブ回路１２の第４の構成例を示す
回路図である。

【図８】従来の通信システムの一例の構成を示す回路図
である。

【図９】従来のドライブ回路の一例の構成を示す回路図
である。

【符号の説明】

１ケーブル，１１ケーブルバイアス回路，１２
ドライブ回路，１３レシーブ回路，１４コモ
ンモード信号検出回路，１５ドライブ回路，１６
レシーブ回路，２１ケーブルバイアス回路，２
２ドライブ回路，２３レシーブ回路，２４コ
モンモード信号検出回路，２５ドライブ回路，２
６レシーブ回路，３１ＡＤコンバータ，３２
アップダウンカウンタ，３３₁乃至３３_n セレクタ，
３４₁乃至３４_n，３５₁乃至３５_n ＮＡＮＤゲート，
３６，３７インバータ（ＮＯＴゲート），３８乃
至４０トランジスタ，４１，４２トランスミッシ
ョンゲート，４３インバータ，４４ＮＯＲゲー
ト，４５コンパレータ，４６ＡＮＤゲート，
４７ＮＡＮＤゲート，４８，４９インバータ，
５０ＡＮＤゲート，５１ＮＡＮＤゲート，５２
インバータ，５３パルスジェネレータ，５４₁
乃至５４_n+1 ＤＦＦ，５５インバータ，５６₁乃
至５６_n ＡＮＤゲート，５７インバータ，５８₁
乃至５８_n ＮＯＲゲート，５９₁乃至５９_n，６０₁乃
至６０_n ＤＦＦ，６１₁乃至６１_n ＸＮＯＲゲー
ト，６２ＮＡＮＤゲート，６３ＤＦＦ，６４
ＮＡＮＤゲート，６５インバータ，６６，６７
セレクタ，６８，６９インバータ，７０₁乃至７
０_n 全加算器，７１₁乃至７１_n ＤＦＦ，８１₁乃
至８１_n ＮＡＮＤゲート，８２₁乃至８２_n ＤＦ
Ｆ，８３バッファ，８４ＤＦＦ，８５乃至８
８トランジスタ，８９オペアンプ

Claims

【特許請求の範囲】

【請求項１】所定のバイアス電圧にバイアスされたケ
ーブルを介して接続された通信相手に送信する差動信号
に対応する電流を流すためのドライブ回路であって、前記電流をオン／オフする複数の並列接続されたスイッ
チング手段と、前記バイアス電圧をディジタル値に変換する変換手段
と、前記ディジタル値に対応する前記スイッチング手段をオ
ンまたはオフする制御を行う制御手段とを備えることを
特徴とするドライブ回路。
【請求項２】第１乃至第ｎのｎ個のスイッチング手段
が並列接続されている場合において、ｉ＝１，２，・・
・，ｎ−１とするとき、第ｉ＋１のスイッチング手段がオンした場合に流す電流
が、第ｉのスイッチング手段がオンした場合に流す電流
の２倍になっていることを特徴とする請求項１に記載の
ドライブ回路。
【請求項３】前記変換手段は、前記バイアス電圧をＡ
／Ｄ変換することにより、前記ディジタル値とすること
を特徴とする請求項１に記載のドライブ回路。
【請求項４】前記変換手段は、逐次比較型のＡ／Ｄコ
ンバータでなることを特徴とする請求項３に記載のドラ
イブ回路。
【請求項５】前記変換手段は、前記差動信号の平均値
と、前記バイアス電圧との大小関係に基づいて、前記デ
ィジタル値とするカウント値をインクリメントまたはデ
クリメントするカウンタでなることを特徴とする請求項
１に記載のドライブ回路。
【請求項６】前記変換手段は、前記バイアス電圧をＡ／Ｄ変換することにより、前記デ
ィジタル値とするＡ／Ｄ変換手段と、前記差動信号の平均値と、前記バイアス電圧との大小関
係に基づいて、前記ディジタル値とするカウント値をイ
ンクリメントまたはデクリメントするカウント手段とを
有し、前記カウント手段のカウント値の初期値として、前記Ａ
／Ｄ変換手段が出力する前記ディジタル値を用いること
を特徴とする請求項１に記載のドライブ回路。
【請求項７】前記ケーブルがハイインピーダンス状態
のときの前記バイアス電圧を記憶する記憶手段をさらに
備え、前記変換手段は、前記記憶手段に記憶されたバイアス電
圧をディジタル値に変換することを特徴とする請求項１
に記載のドライブ回路。
【請求項８】前記ケーブルがハイインピーダンス状態
のときに、前記ディジタル値に対応して、モニタ用の前
記差動信号に対応する電流を流す電流制御手段をさらに
備え、前記変換手段は、前記バイアス電圧と、前記電流制御手
段による前記モニタ用の差動信号の平均値とを等しくす
る前記ディジタル値を出力することを特徴とする請求項
１に記載のドライブ回路。
【請求項９】所定のバイアス電圧にバイアスされたケ
ーブルを介して接続された通信相手に送信する差動信号
に対応する電流を流すためのドライブ回路におけるドラ
イブ方法であって、前記ドライブ回路が前記電流をオン／オフする複数の並
列接続されたスイッチング手段を備える場合において、前記バイアス電圧をディジタル値に変換し、そのディジタル値に対応する前記スイッチング手段をオ
ンまたはオフすることを特徴とするドライブ方法。