JPH098321A - 半導体素子のトランジスター構造及びその製造方法 - Google Patents
半導体素子のトランジスター構造及びその製造方法Info
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- JPH098321A JPH098321A JP8152111A JP15211196A JPH098321A JP H098321 A JPH098321 A JP H098321A JP 8152111 A JP8152111 A JP 8152111A JP 15211196 A JP15211196 A JP 15211196A JP H098321 A JPH098321 A JP H098321A
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Abstract
(57)【要約】
【課題】 接合領域自体の抵抗を減少することができる
半導体素子のトランジスター構造及びその製造方法を提
供することに目的がある。 【解決手段】 ＳＯＩ（Silicon On Insulator）層の接
合部上部にポリシリコン層を形成し、不純物イオンを注
入して接合領域をチャネル及びＬＤＤ領域より厚く形成
する。
半導体素子のトランジスター構造及びその製造方法を提
供することに目的がある。 【解決手段】 ＳＯＩ（Silicon On Insulator）層の接
合部上部にポリシリコン層を形成し、不純物イオンを注
入して接合領域をチャネル及びＬＤＤ領域より厚く形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子のトラ
ンジスター構造及びその製造方法に関するものであり、
特に、ＳＯＩ（Silicon On Insulator）層の接合領域上
部にポリシリコン層を形成し、不純物イオンを注入して
接合領域をチャネル及びＬＤＤ領域より厚く形成するこ
とにより、動作速度を向上させることができるようにし
た半導体素子のトランジスター製造方法である。
ンジスター構造及びその製造方法に関するものであり、
特に、ＳＯＩ（Silicon On Insulator）層の接合領域上
部にポリシリコン層を形成し、不純物イオンを注入して
接合領域をチャネル及びＬＤＤ領域より厚く形成するこ
とにより、動作速度を向上させることができるようにし
た半導体素子のトランジスター製造方法である。
【０００２】
【従来の技術】一般的に半導体素子が高集積化するに従
い、次世代のトランジスターとしてＳＯＩトランジスタ
ーが使用されている。これは、従来のＭＯＳ（Metal Ox
ide Semiconductor ）トランジスターに比してパンチス
ルー（punchthruogh）特性、限界電圧（threshold volt
age ）特性等と同様に電気的特性が著しく向上した素子
である。
い、次世代のトランジスターとしてＳＯＩトランジスタ
ーが使用されている。これは、従来のＭＯＳ（Metal Ox
ide Semiconductor ）トランジスターに比してパンチス
ルー（punchthruogh）特性、限界電圧（threshold volt
age ）特性等と同様に電気的特性が著しく向上した素子
である。
【０００３】このような、ＳＯＩトランジスターはＳＯ
Ｉウエハーに形成される。尚、ＳＯＩウエハーは、従来
使用されたバルク（bulk）型のウエハーとは異なり下部
シリコン層、絶縁層及び上部シリコン層、即ち、ＳＯＩ
層が積層された構造を有する。このようなＳＯＩウエハ
ーに形成される従来の半導体素子のトランジスター製造
方法を図１（Ａ）及び図１（Ｂ）により次の如く説明す
る。
Ｉウエハーに形成される。尚、ＳＯＩウエハーは、従来
使用されたバルク（bulk）型のウエハーとは異なり下部
シリコン層、絶縁層及び上部シリコン層、即ち、ＳＯＩ
層が積層された構造を有する。このようなＳＯＩウエハ
ーに形成される従来の半導体素子のトランジスター製造
方法を図１（Ａ）及び図１（Ｂ）により次の如く説明す
る。
【０００４】従来、ＳＯＩトランジスターの製造方法
は、図１（Ａ）に図示した如く、シリコン層１、絶縁層
２及びＳＯＩ層３の積層構造で形成されるＳＯＩウエハ
ー20のフィールド領域（field region）にフィールド酸
化膜４を形成した後、上部面全体にゲート酸化膜５及び
ポリシリコン層６を順次に形成し、パターニングしてゲ
ート電極6Aを形成する。低濃度不純物イオンを注入して
前記ゲート電極6A両側部のＳＯＩ層３にＬＤＤ（Lightl
y Doped Drain ）領域７を形成する。
は、図１（Ａ）に図示した如く、シリコン層１、絶縁層
２及びＳＯＩ層３の積層構造で形成されるＳＯＩウエハ
ー20のフィールド領域（field region）にフィールド酸
化膜４を形成した後、上部面全体にゲート酸化膜５及び
ポリシリコン層６を順次に形成し、パターニングしてゲ
ート電極6Aを形成する。低濃度不純物イオンを注入して
前記ゲート電極6A両側部のＳＯＩ層３にＬＤＤ（Lightl
y Doped Drain ）領域７を形成する。
【０００５】次に、図１（Ｂ）に図示した如く、前記ゲ
ート電極6Aの両側壁に酸化膜スペーサ８を形成し、露出
した前記ＳＯＩ層３に高濃度不純物イオンを注入して接
合領域９を形成する。
ート電極6Aの両側壁に酸化膜スペーサ８を形成し、露出
した前記ＳＯＩ層３に高濃度不純物イオンを注入して接
合領域９を形成する。
【０００６】
【発明が解決しようとする課題】しかし、上記のように
形成されたＳＯＩトランジスターは、チャネル及び接合
領域が形成される前記ＳＯＩ層３が５００乃至１５００
Åと薄く形成されているため、チャネルが形成される部
分においては問題が発生しないが、前記接合領域９の深
さが浅いため、接合領域９自体の抵抗が増加する。その
ため、トランジスターの動作速度が減少し、素子の特性
が低下する。
形成されたＳＯＩトランジスターは、チャネル及び接合
領域が形成される前記ＳＯＩ層３が５００乃至１５００
Åと薄く形成されているため、チャネルが形成される部
分においては問題が発生しないが、前記接合領域９の深
さが浅いため、接合領域９自体の抵抗が増加する。その
ため、トランジスターの動作速度が減少し、素子の特性
が低下する。
【０００７】従って、本発明はＳＯＩ層の接合領域上部
にポリシリコン層を形成し、不純物イオンを注入して接
合領域をチャネル及びＬＤＤ領域より厚く形成すること
により、前記の短所を解消することができる半導体素子
のトランジスター及びその製造方法を提供することにそ
の目的がある。
にポリシリコン層を形成し、不純物イオンを注入して接
合領域をチャネル及びＬＤＤ領域より厚く形成すること
により、前記の短所を解消することができる半導体素子
のトランジスター及びその製造方法を提供することにそ
の目的がある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めの本発明による半導体素子のトランジスター構造は、
シリコン層、絶縁層及びＳＯＩ層が積層構造に形成され
たＳＯＩウエハー上のフィールド領域に形成されたフィ
ールド酸化膜とアクテイブ領域に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成されている酸化膜スペーサ
と、前記ゲート電極とフィールド酸化膜の間に位置する
ＳＯＩ層及び前記ＳＯＩ層上の前記酸化膜スペーサ側壁
からフィールド酸化膜の一方側まで伸長するポリシリコ
ン層からなるソース／ドレーン領域から構成されている
ことを特徴とする。
めの本発明による半導体素子のトランジスター構造は、
シリコン層、絶縁層及びＳＯＩ層が積層構造に形成され
たＳＯＩウエハー上のフィールド領域に形成されたフィ
ールド酸化膜とアクテイブ領域に形成されたゲート酸化
膜と、前記ゲート酸化膜上に形成されたゲート電極と、
前記ゲート電極の側壁に形成されている酸化膜スペーサ
と、前記ゲート電極とフィールド酸化膜の間に位置する
ＳＯＩ層及び前記ＳＯＩ層上の前記酸化膜スペーサ側壁
からフィールド酸化膜の一方側まで伸長するポリシリコ
ン層からなるソース／ドレーン領域から構成されている
ことを特徴とする。
【０００９】また、本発明による半導体素子のトランジ
スターの製造方法は、シリコン層、絶縁層及びＳＯＩ層
が積層構造に形成されたＳＯＩウエハーのフィールド領
域にフィールド酸化膜を形成する段階と、前記段階から
上部面全体に第１ポリシリコン層を形成し、接合領域が
形成される部分にだけ前記第１ポリシリコン層が残留す
るように前記第１ポリシリコン層をパターニングする段
階と、前記段階から前記ＳＯＩウエハーの上部面全体に
ゲート酸化膜及び第２ポリシリコン層を順次に形成する
段階と、前記段階から前記第２ポリシリコン層及びゲー
ト酸化膜をパターニングしてチャネル領域の前記ＳＯＩ
層にゲート電極を形成する段階と、前記段階から低濃度
不純物イオンを注入して前記ゲート電極両側部のＳＯＩ
層にＬＤＤ領域を形成する段階と、前記段階から上部面
全体に酸化膜を形成し、ブランケットエッチングを実施
して、前記ゲート電極の両側壁及び前記ＬＤＤ領域の上
部に酸化膜スペーサを形成する段階と、前記段階から前
記第１ポリシリコン層及び前記第１ポリシリコン層下部
のＳＯＩ層に高濃度不純物イオンを注入して、接合領域
を形成する段階から成ることを特徴とする。
スターの製造方法は、シリコン層、絶縁層及びＳＯＩ層
が積層構造に形成されたＳＯＩウエハーのフィールド領
域にフィールド酸化膜を形成する段階と、前記段階から
上部面全体に第１ポリシリコン層を形成し、接合領域が
形成される部分にだけ前記第１ポリシリコン層が残留す
るように前記第１ポリシリコン層をパターニングする段
階と、前記段階から前記ＳＯＩウエハーの上部面全体に
ゲート酸化膜及び第２ポリシリコン層を順次に形成する
段階と、前記段階から前記第２ポリシリコン層及びゲー
ト酸化膜をパターニングしてチャネル領域の前記ＳＯＩ
層にゲート電極を形成する段階と、前記段階から低濃度
不純物イオンを注入して前記ゲート電極両側部のＳＯＩ
層にＬＤＤ領域を形成する段階と、前記段階から上部面
全体に酸化膜を形成し、ブランケットエッチングを実施
して、前記ゲート電極の両側壁及び前記ＬＤＤ領域の上
部に酸化膜スペーサを形成する段階と、前記段階から前
記第１ポリシリコン層及び前記第１ポリシリコン層下部
のＳＯＩ層に高濃度不純物イオンを注入して、接合領域
を形成する段階から成ることを特徴とする。
【００１０】
【発明の実施の形態】以下に、添付された図面を参照し
て本発明を詳細に説明する。図２（Ａ）乃至図２（Ｅ）
は本発明による半導体素子のトランジスター製造方法を
説明するための素子の断面図である。
て本発明を詳細に説明する。図２（Ａ）乃至図２（Ｅ）
は本発明による半導体素子のトランジスター製造方法を
説明するための素子の断面図である。
【００１１】図２（Ａ）は、シリコン層10、絶縁層12及
びＳＯＩ層13が積層構造で形成されたＳＯＩウエハー20
A のフィールド領域にフィールド酸化膜14を形成した
後、上部面全体に第１ポリシリコン層15及び第１感光膜
16を順次に形成し、前記第１感光膜16をパターニングし
て接合領域が形成される部分に前記第１感光膜16を残留
させた状態の断面図である。
びＳＯＩ層13が積層構造で形成されたＳＯＩウエハー20
A のフィールド領域にフィールド酸化膜14を形成した
後、上部面全体に第１ポリシリコン層15及び第１感光膜
16を順次に形成し、前記第１感光膜16をパターニングし
て接合領域が形成される部分に前記第１感光膜16を残留
させた状態の断面図である。
【００１２】このとき、前記第１感光膜16の一方側が、
前記フィールド酸化膜14を一部含むようにパターニング
して、前記フィールド酸化膜14のバーズビーク（bird's
beak）により減少された活性領域の大きさを増加させ
ることになる。尚、前記第１ポリシリコン層15は３００
０乃至４０００Åの厚さで形成され、前記絶縁層12は酸
化膜と同様の絶縁膜で形成される。
前記フィールド酸化膜14を一部含むようにパターニング
して、前記フィールド酸化膜14のバーズビーク（bird's
beak）により減少された活性領域の大きさを増加させ
ることになる。尚、前記第１ポリシリコン層15は３００
０乃至４０００Åの厚さで形成され、前記絶縁層12は酸
化膜と同様の絶縁膜で形成される。
【００１３】図２（Ｂ）に関連して、前記パターニング
された第１感光膜16をマスクとして利用して露出した部
分の前記第１ポリシリコン層15をエッチングする。ま
た、前記感光膜16を除去した後、上部面全体にゲート酸
化膜17、第２ポリシリコン層18及び第２感光膜19を順次
に形成し、ゲート電極用マスクを利用して前記第２感光
膜19をパターニングする。
された第１感光膜16をマスクとして利用して露出した部
分の前記第１ポリシリコン層15をエッチングする。ま
た、前記感光膜16を除去した後、上部面全体にゲート酸
化膜17、第２ポリシリコン層18及び第２感光膜19を順次
に形成し、ゲート電極用マスクを利用して前記第２感光
膜19をパターニングする。
【００１４】図２（Ｃ）は、前記パターニングされた第
２感光膜19をマスクとして利用して、前記第２ポリシリ
コン層18及びゲート酸化膜17を順次にエッチングして残
留した前記第２感光膜19を除去することによりチャネル
領域のＳＯＩ層13上部にゲート電極18A が形成された状
態の断面図である。
２感光膜19をマスクとして利用して、前記第２ポリシリ
コン層18及びゲート酸化膜17を順次にエッチングして残
留した前記第２感光膜19を除去することによりチャネル
領域のＳＯＩ層13上部にゲート電極18A が形成された状
態の断面図である。
【００１５】図２（Ｄ）は、前記図２（Ｃ）の状態で低
濃度不純物イオンを注入して、前記ゲート電極18A 両側
部のＳＯＩ層13にＬＤＤ領域20を形成した状態の断面図
である。
濃度不純物イオンを注入して、前記ゲート電極18A 両側
部のＳＯＩ層13にＬＤＤ領域20を形成した状態の断面図
である。
【００１６】図２（Ｅ）は、上部面全体に酸化膜を形成
し、前記ゲート電極18A の表面が露出する時点まで前記
酸化膜をブランケット（blanket ）エッチングして前記
ゲート電極18A の両側壁及び前記ＬＤＤ領域20の上部に
酸化膜スペーサ22を形成した後、第１ポリシリコン層15
及びその下部のＳＯＩ層13に高濃度不純物イオンを注入
して接合領域21を形成した状態の断面図である。
し、前記ゲート電極18A の表面が露出する時点まで前記
酸化膜をブランケット（blanket ）エッチングして前記
ゲート電極18A の両側壁及び前記ＬＤＤ領域20の上部に
酸化膜スペーサ22を形成した後、第１ポリシリコン層15
及びその下部のＳＯＩ層13に高濃度不純物イオンを注入
して接合領域21を形成した状態の断面図である。
【００１７】このような工程により製造されたＳＯＩト
ランジスターは、接合領域がＳＯＩ層及びポリシリコン
層で成るソース／ドレーン領域で構成されるため、接合
領域自体の抵抗を効果的に減少させることができる。
ランジスターは、接合領域がＳＯＩ層及びポリシリコン
層で成るソース／ドレーン領域で構成されるため、接合
領域自体の抵抗を効果的に減少させることができる。
【００１８】
【発明の効果】上述した如く、本発明によれば、ＳＯＩ
層の接合領域上部にポリシリコン層を形成し、不純物イ
オンを注入して接合部領域をチャネル及びＬＤＤ領域よ
り厚く形成することにより、接合の深さの増加によって
接合領域自体の抵抗が減少し、トランジスターの動作速
度を向上させることができる卓越した効果がある。
層の接合領域上部にポリシリコン層を形成し、不純物イ
オンを注入して接合部領域をチャネル及びＬＤＤ領域よ
り厚く形成することにより、接合の深さの増加によって
接合領域自体の抵抗が減少し、トランジスターの動作速
度を向上させることができる卓越した効果がある。
【図１】（Ａ）及び（Ｂ）は、従来の半導体素子のトラ
ンジスター製造方法を説明するための素子の断面図であ
る。
ンジスター製造方法を説明するための素子の断面図であ
る。
【図２】（Ａ）乃至（Ｅ）は、本発明による半導体素子
のトランジスター製造方法を説明するための素子の断面
図である。
のトランジスター製造方法を説明するための素子の断面
図である。
１，10…シリコン層 ２，12…絶縁層 ３，13…ＳＯＩ層 ４，14…フィールド酸化膜 ５，17…ゲート酸化膜 ６…ポリシリコン層 6A，18A …ゲート電極 ７，20…ＬＤＤ領域 ８，22…酸化膜スペーサ ９，21…接合領域 15…第１ポリシリコン層 16…第１感光膜 18…第２ポリシリコン層 19…第２感光膜 20，20A …ＳＯＩウエハー
Claims (10)
- 【請求項１】 半導体素子のトランジスター構造におい
て、 シリコン層、絶縁層及びＳＯＩ層が積層構造に形成され
たＳＯＩウエハー上のフィールド領域に形成されたフィ
ールド酸化膜とアクテイブ領域に形成されたゲート酸化
膜と、 前記ゲート酸化膜上に形成されたゲート電極と、 前記ゲート電極の側壁に形成されている酸化膜スペーサ
と、 前記ゲート電極とフィールド酸化膜の間に位置するＳＯ
Ｉ層及び前記ＳＯＩ層上の前記酸化膜スペーサ側壁から
フィールド酸化膜の一方側まで伸長するポリシリコン層
からなるソース／ドレーン領域から構成されていること
を特徴とする半導体素子のトランジスター構造。 - 【請求項２】 請求項１において、 前記絶縁層は酸化膜であることを特徴とする半導体素子
のトランジスター構造。 - 【請求項３】 請求項１において、 前記ＳＯＩ層は、５００乃至１５００Åの厚さで形成さ
れることを特徴とする半導体素子のトランジスター構
造。 - 【請求項４】 請求項１において、 前記ゲート電極は、３０００乃至４０００Åの厚さで形
成されることを特徴とする半導体素子のトランジスター
構造。 - 【請求項５】 請求項１において、 前記ソース／ドレーンは、一方側が前記フィールド酸化
膜の一部を含むようにパターニングされることを特徴と
する半導体素子のトランジスター構造。 - 【請求項６】 半導体素子のトランジスター製造方法に
おいて、 シリコン層、絶縁層及びＳＯＩ層が積層構造に形成され
たＳＯＩウエハーのフィールド領域にフィールド酸化膜
を形成する段階と、 前記段階から上部面全体に第１ポリシリコン層を形成
し、接合領域が形成される部分にだけ前記第１ポリシリ
コン層が残留するように前記第１ポリシリコン層をパタ
ーニングする段階と、 前記段階から前記ＳＯＩウエハーの上部面全体にゲート
酸化膜及び第２ポリシリコン層を順次に形成する段階
と、 前記段階から前記第２ポリシリコン層及びゲート酸化膜
をパターニングしてチャネル領域の前記ＳＯＩ層にゲー
ト電極を形成する段階と、 前記段階から低濃度不純物イオンを注入して前記ゲート
電極両側部のＳＯＩ層にＬＤＤ領域を形成する段階と、 前記段階から上部面全体に酸化膜を形成し、ブランケッ
トエッチングを実施して、前記ゲート電極の両側壁及び
前記ＬＤＤ領域の上部に酸化膜スペーサを形成する段階
と、 前記段階から前記第１ポリシリコン層及び前記第１ポリ
シリコン層下部のＳＯＩ層に高濃度不純物イオンを注入
して、接合領域を形成する段階から成ることを特徴とす
る半導体素子のトランジスター製造方法。 - 【請求項７】 請求項６において、 前記絶縁層は、酸化膜であることを特徴とする半導体素
子のトランジスター製造方法。 - 【請求項８】 請求項６において、 前記ＳＯＩ層は、５００乃至１５００Åの厚さで形成さ
れることを特徴とする半導体素子のトランジスター製造
方法。 - 【請求項９】 請求項６において、 前記ゲート電極は、３０００乃至４０００Åの厚さで形
成されることを特徴とする半導体素子のトランジスター
製造方法。 - 【請求項１０】 請求項６において、 前記ソース／ドレーンは、一方側が前記フィールド酸化
膜の一部を含むようにパターニングされることを特徴と
する半導体素子のトランジスター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950016404A KR0150105B1 (ko) | 1995-06-20 | 1995-06-20 | 반도체 소자의 트랜지스터 제조방법 |
| KR95-16404 | 1995-06-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH098321A true JPH098321A (ja) | 1997-01-10 |
| JP2951893B2 JP2951893B2 (ja) | 1999-09-20 |
Family
ID=19417575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8152111A Expired - Fee Related JP2951893B2 (ja) | 1995-06-20 | 1996-06-13 | 半導体素子のトランジスター製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5700700A (ja) |
| JP (1) | JP2951893B2 (ja) |
| KR (1) | KR0150105B1 (ja) |
| CN (1) | CN1050700C (ja) |
| TW (1) | TW302517B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08255907A (ja) * | 1995-01-18 | 1996-10-01 | Canon Inc | 絶縁ゲート型トランジスタ及びその製造方法 |
| JP3296975B2 (ja) * | 1996-08-22 | 2002-07-02 | シャープ株式会社 | 薄膜トランジスタ及びその製造方法 |
| WO1999013038A1 (en) * | 1997-09-08 | 1999-03-18 | Unilever N.V. | Method for enhancing the activity of an enzyme |
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