JPH0530085B2 - - Google Patents
Info
- Publication number
- JPH0530085B2 JPH0530085B2 JP57212216A JP21221682A JPH0530085B2 JP H0530085 B2 JPH0530085 B2 JP H0530085B2 JP 57212216 A JP57212216 A JP 57212216A JP 21221682 A JP21221682 A JP 21221682A JP H0530085 B2 JPH0530085 B2 JP H0530085B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- digital signal
- detection
- outputting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２進数の入力デイジタル信号に周波数
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
特性を付加した２進数の出力デイジタル信号を得
るデイジタルフイルタに関するものである。
従来例の構成とその問題点
昨今の家庭用VTR、特にサーボ系のデイジタ
ル化は活発であり、既にデイジタルサーボ用の
IC（集積回路）として商品化され、導入されるに
至つている。このデイジタル化の狙いは、調整箇
所、周辺部品の削減や消費電力の低減、信頼性の
向上、多機能化対応等であり、かなり大幅なデイ
ジタル化が計られている。しかし、サーボ系の特
性を決める位相補償回路（以下フイルタと称す）
だけは依然として抵抗と大形の電界コンデンサで
構成されているのが現状である。
ル化は活発であり、既にデイジタルサーボ用の
IC（集積回路）として商品化され、導入されるに
至つている。このデイジタル化の狙いは、調整箇
所、周辺部品の削減や消費電力の低減、信頼性の
向上、多機能化対応等であり、かなり大幅なデイ
ジタル化が計られている。しかし、サーボ系の特
性を決める位相補償回路（以下フイルタと称す）
だけは依然として抵抗と大形の電界コンデンサで
構成されているのが現状である。
係るフイルタの従来例として、第１図にアナロ
グ式積分回路を示す。第２図はその動作説明に供
する波形図である。
グ式積分回路を示す。第２図はその動作説明に供
する波形図である。
アナログ式積分回路の構成要素は、オペアンプ
１、入力抵抗２、帰還コンデンサ３である。今、
入力電圧E1、E2に電位差が生じると入力抵抗２
に電流が流れ、コンデンサ３に電荷が充電されて
出力電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1、t4、〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関係Ｇ(s)は、 Ｇ(s)＝１／ST1 ……(1) 但し、T1＝C1R1、C1は帰還コンデンサ３の容
量、R1は入力抵抗２の抵抗値である。即ち、積
分要素としての機能を持つている。
１、入力抵抗２、帰還コンデンサ３である。今、
入力電圧E1、E2に電位差が生じると入力抵抗２
に電流が流れ、コンデンサ３に電荷が充電されて
出力電圧E0が変化する。出力電圧E0は、 E1＞E2のとき電位が下降（〜t1、t4、〜t5）し、 E1＝E2のとき電位が停止（t1〜t2、t5〜）し、 E1＜E2のとき電位が上昇（t2〜t3）する特性を
持つている。この回路の伝達関係Ｇ(s)は、 Ｇ(s)＝１／ST1 ……(1) 但し、T1＝C1R1、C1は帰還コンデンサ３の容
量、R1は入力抵抗２の抵抗値である。即ち、積
分要素としての機能を持つている。
第３図は第１図の構成要素に帰還抵抗４を追加
したものであり、伝達関数Ｇ(s)は、 Ｇ(s)＝１＋sT2／ST1 ……(2) 但し、T1＝C1R1、T2＝C2R2、R2は帰還抵抗４
の抵抗値である。(2)式を変形すると、 Ｇ(s)＝１／ST1＋T2／T1 ……(3) となり、積分要素と比例要素とを持つている。な
お、入力抵抗２を流れる電流の大きさは、入力電
圧E1、E2の電位差に比例するため、帰還コンデ
ンサ３の電荷の充放電も比例する。しかるに、第
２図に示す出力電圧E0の電位の傾きは、E1、E2
の電位差に比例して変化する。
したものであり、伝達関数Ｇ(s)は、 Ｇ(s)＝１＋sT2／ST1 ……(2) 但し、T1＝C1R1、T2＝C2R2、R2は帰還抵抗４
の抵抗値である。(2)式を変形すると、 Ｇ(s)＝１／ST1＋T2／T1 ……(3) となり、積分要素と比例要素とを持つている。な
お、入力抵抗２を流れる電流の大きさは、入力電
圧E1、E2の電位差に比例するため、帰還コンデ
ンサ３の電荷の充放電も比例する。しかるに、第
２図に示す出力電圧E0の電位の傾きは、E1、E2
の電位差に比例して変化する。
なお、第１図、第３図の具体回路例において、
入力電圧E1は入力アナログ信号、入力電圧E2は
基準アナログ信号、出力電圧E0は出力アナログ
信号であり、出力アナログ信号は入力アナログ信
号に積分または比例積分の特性が付与された信号
である。
入力電圧E1は入力アナログ信号、入力電圧E2は
基準アナログ信号、出力電圧E0は出力アナログ
信号であり、出力アナログ信号は入力アナログ信
号に積分または比例積分の特性が付与された信号
である。
以上説明した第１図の積分回路、第３図の比例
＋積分回路をIC化する場合は、オペアンプ１の
入出力用ピンが３個と外付けのCR部品が２〜３
個必要であり、外付部品及びピン数を削減できな
い問題点があつた。
＋積分回路をIC化する場合は、オペアンプ１の
入出力用ピンが３個と外付けのCR部品が２〜３
個必要であり、外付部品及びピン数を削減できな
い問題点があつた。
発明の目的
本発明は前記従来の問題点を解消するもので、
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
全ての構成要素をデイジタル化したデイジタルフ
イルタを提供することを目的とするものである。
発明の構成
本発明は、Ｎビツト（Ｎは自然数）の基準デイ
ジタル信号を発生して出力する基準信号発生手段
と、Ｎビツトの入力デイジタル信号を前記基準デ
イジタル信号と比較して大小判別し、「大」を表
す第１の切換信号と「小」を表す第２の切換信号
を出力する大小判別手段と、前記２つの切換信号
をそれぞれゲートして出力するゲート手段と、ク
ロツクパルスの2N個の期間を単位期間とし、その
単位期間毎に、前記入力デイジタル信号と前記基
準デイジタル信号との差の絶対値に比例した数の
パルスを出力する分周手段と、前記ゲート手段を
介した２つの切換信号の一方でアツプの計数方向
を切り換え、他方でダウンの計数方向を切り換
え、かつ、前記分周手段の出力を計数し、Ｍビツ
ト（Ｍは自然数）の出力デイジタル信号を得る可
逆計数手段と、前記可逆計数手段の最大値を検出
して第１の検出信号を得、前記２つの切換信号の
一方をゲートする前記ゲート手段の入力とする第
１検出手段と、前記可逆計数手段の最小値を検出
して第２の検出信号を得、前記２つの切換信号の
他方をゲートする前記ゲート手段入力とする第２
の検出手段とを備えたことを特徴とするデイジタ
ルフイルタであり、比較的簡単な構成でデイジタ
ル式積分回路を実現できる。
ジタル信号を発生して出力する基準信号発生手段
と、Ｎビツトの入力デイジタル信号を前記基準デ
イジタル信号と比較して大小判別し、「大」を表
す第１の切換信号と「小」を表す第２の切換信号
を出力する大小判別手段と、前記２つの切換信号
をそれぞれゲートして出力するゲート手段と、ク
ロツクパルスの2N個の期間を単位期間とし、その
単位期間毎に、前記入力デイジタル信号と前記基
準デイジタル信号との差の絶対値に比例した数の
パルスを出力する分周手段と、前記ゲート手段を
介した２つの切換信号の一方でアツプの計数方向
を切り換え、他方でダウンの計数方向を切り換
え、かつ、前記分周手段の出力を計数し、Ｍビツ
ト（Ｍは自然数）の出力デイジタル信号を得る可
逆計数手段と、前記可逆計数手段の最大値を検出
して第１の検出信号を得、前記２つの切換信号の
一方をゲートする前記ゲート手段の入力とする第
１検出手段と、前記可逆計数手段の最小値を検出
して第２の検出信号を得、前記２つの切換信号の
他方をゲートする前記ゲート手段入力とする第２
の検出手段とを備えたことを特徴とするデイジタ
ルフイルタであり、比較的簡単な構成でデイジタ
ル式積分回路を実現できる。
また、本発明は、Ｎビツト（Ｎは自然数）の基
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、前記２つの切換
信号をそれぞれゲートして出力するゲート手段
と、クロツクパルスの2N個の期間を単位期間と
し、その単位期間毎に、前記入力デイジタル信号
と前記基準デイジタル信号との差の絶対値に比例
した数のパルスを出力する分周手段と、前記ゲー
ト手段を介した２つの切換信号の一方でアツプの
計数方向を切り換え、他方でダウンの計数方向を
切り換え、かつ、前記分周手段の出力を計数し、
Ｍビツト（Ｍは自然数）のデイジタル出力を得る
可逆計数手段と、前記可逆計数手段の最大値を検
出して第１の検出信号を得、前記２つの切換信号
の一方をゲートする前記ゲート手段の入力とする
第１検出手段と、前記可逆計数手段の最小値を検
出して第２の検出信号を得、前記２つの切換信号
の他方をゲートする前記ゲート手段の入力とする
第２検出手段と、前記入力デイジタル信号に係数
を乗じる乗算手段と、前記可逆計数手段の出力と
前記乗算手段の出力とを加算または減算し、出力
デイジタル信号を得る加算または減算手段と、を
備えたことを特徴とするデイジタルフイルタであ
り、比較的簡単な構成でデイジタル式比例積分回
路を実現できる。
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、前記２つの切換
信号をそれぞれゲートして出力するゲート手段
と、クロツクパルスの2N個の期間を単位期間と
し、その単位期間毎に、前記入力デイジタル信号
と前記基準デイジタル信号との差の絶対値に比例
した数のパルスを出力する分周手段と、前記ゲー
ト手段を介した２つの切換信号の一方でアツプの
計数方向を切り換え、他方でダウンの計数方向を
切り換え、かつ、前記分周手段の出力を計数し、
Ｍビツト（Ｍは自然数）のデイジタル出力を得る
可逆計数手段と、前記可逆計数手段の最大値を検
出して第１の検出信号を得、前記２つの切換信号
の一方をゲートする前記ゲート手段の入力とする
第１検出手段と、前記可逆計数手段の最小値を検
出して第２の検出信号を得、前記２つの切換信号
の他方をゲートする前記ゲート手段の入力とする
第２検出手段と、前記入力デイジタル信号に係数
を乗じる乗算手段と、前記可逆計数手段の出力と
前記乗算手段の出力とを加算または減算し、出力
デイジタル信号を得る加算または減算手段と、を
備えたことを特徴とするデイジタルフイルタであ
り、比較的簡単な構成でデイジタル式比例積分回
路を実現できる。
また、本発明は、Ｎビツト（Ｎは自然数）の基
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、クロツクパルス
の2N個の期間を単位期間とし、その単位期間毎
に、前記入力デイジタル信号と前記基準デイジタ
ル信号との差の絶対値に比例した数のパルスを出
力する分周手段と、前記分周手段の出力をゲート
して出力するゲート手段と、前記２つの切換信号
の一方でアツプの計数方向を切り換え、他方でダ
ウンの計数方向を切り換え、かつ、前記ゲート手
段の出力を係数し、Ｍビツト（Ｍは自然数）の出
力デイジタル信号を得る可逆計数手段と、前記可
逆計数手段の最大値を検出して第１の検出信号を
得る第１検出手段と、前記可逆計数手段の最小値
を検出して第２の検出信号を得る第２検出種段と
を備え、前記ゲート手段は、前記２つの切換信号
の一方と前記第１の検出信号との論理積と、前記
２つの切換信号の他方と前記第２の検出信号との
論理積をとり、前記２つの論理積出力の論理和を
とつた出力で前記分周手段の出力をゲートする構
成としたことを特徴とするデイジタルフイルタで
あり、比較的簡単な構成でデイジタル式積分回路
を実現できる。
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、クロツクパルス
の2N個の期間を単位期間とし、その単位期間毎
に、前記入力デイジタル信号と前記基準デイジタ
ル信号との差の絶対値に比例した数のパルスを出
力する分周手段と、前記分周手段の出力をゲート
して出力するゲート手段と、前記２つの切換信号
の一方でアツプの計数方向を切り換え、他方でダ
ウンの計数方向を切り換え、かつ、前記ゲート手
段の出力を係数し、Ｍビツト（Ｍは自然数）の出
力デイジタル信号を得る可逆計数手段と、前記可
逆計数手段の最大値を検出して第１の検出信号を
得る第１検出手段と、前記可逆計数手段の最小値
を検出して第２の検出信号を得る第２検出種段と
を備え、前記ゲート手段は、前記２つの切換信号
の一方と前記第１の検出信号との論理積と、前記
２つの切換信号の他方と前記第２の検出信号との
論理積をとり、前記２つの論理積出力の論理和を
とつた出力で前記分周手段の出力をゲートする構
成としたことを特徴とするデイジタルフイルタで
あり、比較的簡単な構成でデイジタル式積分回路
を実現できる。
また、本発明は、Ｎビツト（Ｎは自然数）の基
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、クロツクパルス
の2N個の期間を単位期間とし、その単位期間毎
に、前記入力デイジタル信号と前記基準デイジタ
ル信号との差の絶対値に比例した数のパルスを出
力する分周手段と、前記分周手段の出力をゲート
して出力するゲート手段と、前記２つの切換信号
の一方でアツプの計数方向を切り換え、他方でダ
ウンの計数方向を切り換え、かつ、前記ゲート手
段の出力を計数し、Ｍビツト（Ｍは自然数）のデ
イジタル出力を得る可逆計数手段と、前記可逆計
数手段の最大値を検出して第１の検出信号を得る
第１検出手段と、前記可逆計数手段の最小値を検
出して第２の検出信号を得る第２検出手段と、前
記入力デイジタル信号に係数を乗じる乗算手段
と、前記可逆計数手段の出力と前記乗算手段の出
力とを加算または減算し、出力デイジタル信号を
得る加算または減算手段とを備え、前記ゲート手
段は、前記２つの切換信号の一方と前記第１の検
出信号との論理積と、前記２つの切換信号の他方
と前記第２の検出信号との論理積をとり、前記２
つの論理積出力の論理和をとつた出力で前記分周
手段の出力をゲートする構成としたことを特徴と
するデジタルフイルタであり、比較的簡単な構成
でデイジタル式比例積分回路を実現できる。
準デイジタル信号を発生して出力する基準信号発
生手段と、Ｎビツトの入力デイジタル信号を前記
基準デイジタル信号と比較して大小判別し、「大」
を表す第１の切換信号と「小」を表す第２の切換
信号を出力する大小判別手段と、クロツクパルス
の2N個の期間を単位期間とし、その単位期間毎
に、前記入力デイジタル信号と前記基準デイジタ
ル信号との差の絶対値に比例した数のパルスを出
力する分周手段と、前記分周手段の出力をゲート
して出力するゲート手段と、前記２つの切換信号
の一方でアツプの計数方向を切り換え、他方でダ
ウンの計数方向を切り換え、かつ、前記ゲート手
段の出力を計数し、Ｍビツト（Ｍは自然数）のデ
イジタル出力を得る可逆計数手段と、前記可逆計
数手段の最大値を検出して第１の検出信号を得る
第１検出手段と、前記可逆計数手段の最小値を検
出して第２の検出信号を得る第２検出手段と、前
記入力デイジタル信号に係数を乗じる乗算手段
と、前記可逆計数手段の出力と前記乗算手段の出
力とを加算または減算し、出力デイジタル信号を
得る加算または減算手段とを備え、前記ゲート手
段は、前記２つの切換信号の一方と前記第１の検
出信号との論理積と、前記２つの切換信号の他方
と前記第２の検出信号との論理積をとり、前記２
つの論理積出力の論理和をとつた出力で前記分周
手段の出力をゲートする構成としたことを特徴と
するデジタルフイルタであり、比較的簡単な構成
でデイジタル式比例積分回路を実現できる。
そして、以上のように全面的にデイジタル化す
ることによりコンデンサや抵抗などの外付部品を
不要にできると共に、ICの内蔵回路とすること
により入出力ピンをも削減できるものである。
ることによりコンデンサや抵抗などの外付部品を
不要にできると共に、ICの内蔵回路とすること
により入出力ピンをも削減できるものである。
実施例の説明
第４図は本発明の第１実施例であり、第５図は
その動作波形図である。
その動作波形図である。
第４図において、５はＮビツト（Ｎは自然数）
の入力デイジタル信号の基準となるＮビツトの基
準デイジタル信号を発生する基準信号発生手段、
６は大小判別手段、７は分周手段、８はゲート手
段、９は可逆計数手段（以下アツプダウンカウン
タという。）、１０は前記アツプダウンカウンタ９
の計数値が所定の値以上になつたことを検出する
第１検出手段、１１は前記アツプダウンカウンタ
９の計数値が所定の計数値以下になつたことを検
出する第２検出手段であり、D1はＮビツトの入
力デイジタル信号、D2は基準信号発生手段５で
発生したＮビツトの基準デイジタル信号、D3は
アツプタウンカウンタ９の出力、S1、S2は大小判
別手段６の前記デイジタル信号D1とD2の大小関
係に応じた第１と第２の切換信号、S3はクロツク
パルス、S4は分周手段７の出力、S5、S6はゲート
手段８の出力、S7、S8は第１と第２検出信号であ
る。
の入力デイジタル信号の基準となるＮビツトの基
準デイジタル信号を発生する基準信号発生手段、
６は大小判別手段、７は分周手段、８はゲート手
段、９は可逆計数手段（以下アツプダウンカウン
タという。）、１０は前記アツプダウンカウンタ９
の計数値が所定の値以上になつたことを検出する
第１検出手段、１１は前記アツプダウンカウンタ
９の計数値が所定の計数値以下になつたことを検
出する第２検出手段であり、D1はＮビツトの入
力デイジタル信号、D2は基準信号発生手段５で
発生したＮビツトの基準デイジタル信号、D3は
アツプタウンカウンタ９の出力、S1、S2は大小判
別手段６の前記デイジタル信号D1とD2の大小関
係に応じた第１と第２の切換信号、S3はクロツク
パルス、S4は分周手段７の出力、S5、S6はゲート
手段８の出力、S7、S8は第１と第２検出信号であ
る。
入力デイジタル信号D1と基準デイジタル信号
D2とを大小判別手段６の入力として大小判別を
行う。大小判別手段６のデイジタル信号D1とD2
の大、小関係を表わす第１、第２の切換信号S1、
S2はゲート手段８を介してアツプダウンカウンタ
９の計数方向を切り換える入力S5、S6とし、分周
手段７の出力S4をクロツク入力として、アツプダ
ウンカウンタ９よりＭビツト（Ｍは自然数）の出
力デイジタル信号D3を得る構成にしている分周
手段７では入力されるクロツクパルスS3を分周し
て基準デイジタル信号D2と入力デイジタル信号
D1との差の絶対値に比例した数のパルス作成し
て出力し、アツプダウンカウンタ９のクロツク入
力としている。ここで、分周手段７にて基準デイ
ジタル信号D2と入力デイジタル信号D1との差の
絶対値に比例した数のパルスを作成するのは、出
力デイジタル信号D3を入力デイジタル信号D1に
比例させるためである。この操作は、丁度従来例
の入力抵抗２に流れる電流がE1とE2との電位差
に比例しているのに対応している。また、アツプ
ダウンカウンタ９のオーバーフロー、アンダーフ
ローを防止するために第１、第２検出手段１０，
１１により最大値、最小値の検出を行い、得られ
た第１、第２の検出信号S7、S8によりゲート手段
８を制御して第１、第２の切換信号S1、S2をゲー
トし、第１、第２の検出信号S1、S2に禁止を施し
たゲート出力S5、S6を得る構成にしている。
D2とを大小判別手段６の入力として大小判別を
行う。大小判別手段６のデイジタル信号D1とD2
の大、小関係を表わす第１、第２の切換信号S1、
S2はゲート手段８を介してアツプダウンカウンタ
９の計数方向を切り換える入力S5、S6とし、分周
手段７の出力S4をクロツク入力として、アツプダ
ウンカウンタ９よりＭビツト（Ｍは自然数）の出
力デイジタル信号D3を得る構成にしている分周
手段７では入力されるクロツクパルスS3を分周し
て基準デイジタル信号D2と入力デイジタル信号
D1との差の絶対値に比例した数のパルス作成し
て出力し、アツプダウンカウンタ９のクロツク入
力としている。ここで、分周手段７にて基準デイ
ジタル信号D2と入力デイジタル信号D1との差の
絶対値に比例した数のパルスを作成するのは、出
力デイジタル信号D3を入力デイジタル信号D1に
比例させるためである。この操作は、丁度従来例
の入力抵抗２に流れる電流がE1とE2との電位差
に比例しているのに対応している。また、アツプ
ダウンカウンタ９のオーバーフロー、アンダーフ
ローを防止するために第１、第２検出手段１０，
１１により最大値、最小値の検出を行い、得られ
た第１、第２の検出信号S7、S8によりゲート手段
８を制御して第１、第２の切換信号S1、S2をゲー
トし、第１、第２の検出信号S1、S2に禁止を施し
たゲート出力S5、S6を得る構成にしている。
これにより、カウンタ９の計数値が最大値に達
したらアツプカウントを停止させ、カウンタ９を
状態保持し、かつ、次の動作すなわち、ダウンカ
ウントに備え、また、最小値に達したらダンウカ
ウントを停止させ、カウンタ９を状態保持し、か
つ、次の動作すなわちアツプカウントに備える構
成にしている。
したらアツプカウントを停止させ、カウンタ９を
状態保持し、かつ、次の動作すなわち、ダウンカ
ウントに備え、また、最小値に達したらダンウカ
ウントを停止させ、カウンタ９を状態保持し、か
つ、次の動作すなわちアツプカウントに備える構
成にしている。
第５図により第４図の動作を説明すれば、大小
判別手段６において入力デイジタル信号D1と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ９の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。D1、D2の関係が、 D1＞D2（またはD1＜D2）ならアツプカウント
（t2〜t3）、 D1＝D2ならカウント停止（t1〜t2、t3〜t4、t5
〜）、 D1＜D2（またはD1＞D2）ならダウンカウント
（〜t1、t4〜t5） する構成にしている。なお、図示のアツプダウン
カウンタ９の出力D3の動作は、D1≠D2のときの
D2とD1との差の絶対値が特定の場合を示してい
るが、実際の動作ではD2とD1との差の絶対値に
比例した数のパルスを分周手段７より入力するの
で傾きは変化する。これにより、全面的にデイジ
タル化された第４図の本発明の第１実施例によ
り、積分要素の機能を持つたデイジタルフイルタ
を実現することができる。(1)式に対応する時定数
T1は、 T1＝１／fCK ……(4) 但し、fCKは分周手段７の出力であるクロツク
パルスS4の最低周波数（D2とD1との差の絶対値
が１のときの周波数である。）として求めること
ができる。
判別手段６において入力デイジタル信号D1と基
準デイジタル信号D2との大小判別で、D2に比べ
てD1の値が大か小かによりアツプダウンカウン
タ９の動作をアツプかダウン（またはダウンかア
ツプ）に切換えている。D1、D2の関係が、 D1＞D2（またはD1＜D2）ならアツプカウント
（t2〜t3）、 D1＝D2ならカウント停止（t1〜t2、t3〜t4、t5
〜）、 D1＜D2（またはD1＞D2）ならダウンカウント
（〜t1、t4〜t5） する構成にしている。なお、図示のアツプダウン
カウンタ９の出力D3の動作は、D1≠D2のときの
D2とD1との差の絶対値が特定の場合を示してい
るが、実際の動作ではD2とD1との差の絶対値に
比例した数のパルスを分周手段７より入力するの
で傾きは変化する。これにより、全面的にデイジ
タル化された第４図の本発明の第１実施例によ
り、積分要素の機能を持つたデイジタルフイルタ
を実現することができる。(1)式に対応する時定数
T1は、 T1＝１／fCK ……(4) 但し、fCKは分周手段７の出力であるクロツク
パルスS4の最低周波数（D2とD1との差の絶対値
が１のときの周波数である。）として求めること
ができる。
第６図は第４図のアツプダウンカウンタ９の具
体回路例である。１２はクロツクパルス入力端
子、１３はアツプ信号入力端子、１４はダウン信
号入力端子、１５〜１８はデイジタル信号出力端
子である。ANDゲート１９，２０及びORゲート
２１で成る複合ゲートとフリツプフロツプ２２と
でアツプダウンカウンタの単位ビツトを形成し、
これを必要ビツト数だけ接続してアツプダウンカ
ウンタ９を構成できる。のこ回路は、入力端子１
３が“Ｈ”で１４が“Ｌ”のとき前段フリツプフ
ロツプのＱバー出力をクロツク入力とするアツプ
カウンタとして動作し、入力端子１３が“Ｌ”で
１４が“Ｈ”のとき前段フリツプフロツプのＱ出
力を入力とするダウンカウンタとして動作する。
また、入力端子１３，１４が共に“Ｌ”の場合は
各フリツプフロツプへのクロツク入力がなされず
カウンタは停止する。出力デイジタル信号は出力
端子１５〜１８から得ることができる。
体回路例である。１２はクロツクパルス入力端
子、１３はアツプ信号入力端子、１４はダウン信
号入力端子、１５〜１８はデイジタル信号出力端
子である。ANDゲート１９，２０及びORゲート
２１で成る複合ゲートとフリツプフロツプ２２と
でアツプダウンカウンタの単位ビツトを形成し、
これを必要ビツト数だけ接続してアツプダウンカ
ウンタ９を構成できる。のこ回路は、入力端子１
３が“Ｈ”で１４が“Ｌ”のとき前段フリツプフ
ロツプのＱバー出力をクロツク入力とするアツプ
カウンタとして動作し、入力端子１３が“Ｌ”で
１４が“Ｈ”のとき前段フリツプフロツプのＱ出
力を入力とするダウンカウンタとして動作する。
また、入力端子１３，１４が共に“Ｌ”の場合は
各フリツプフロツプへのクロツク入力がなされず
カウンタは停止する。出力デイジタル信号は出力
端子１５〜１８から得ることができる。
第７図は第４図の分周手段の具体回路例であ
り、第８図はその動作説明のための波形図であ
る。
り、第８図はその動作説明のための波形図であ
る。
第７図において、２３はクロツクパルスS3の入
力端子、２４〜２７は入力デイジタル信号D1と
基準デイジタル信号D2との差の絶対値｜D1−D2
｜のLSB〜MSBの入力端子、２８は分周したク
ロツクパルスS4の出力端子、２９〜３２は分周カ
ウンタを形成するフリツプフロツプ、３３はクロ
ツクパルスを反転するインバータ、３４〜３７は
D1とD2の差の絶対値｜D1−D2｜とインバータ３
３の出力とフリツプフロツプ２９〜３２の出力と
を入力してデコードするANDゲート、３８は
ANDゲート３４〜３８の出力の和をとるORゲー
トである。
力端子、２４〜２７は入力デイジタル信号D1と
基準デイジタル信号D2との差の絶対値｜D1−D2
｜のLSB〜MSBの入力端子、２８は分周したク
ロツクパルスS4の出力端子、２９〜３２は分周カ
ウンタを形成するフリツプフロツプ、３３はクロ
ツクパルスを反転するインバータ、３４〜３７は
D1とD2の差の絶対値｜D1−D2｜とインバータ３
３の出力とフリツプフロツプ２９〜３２の出力と
を入力してデコードするANDゲート、３８は
ANDゲート３４〜３８の出力の和をとるORゲー
トである。
第８により第７図の動作を説明する。S3は分周
カウンタ２９〜３２に入力するクロツクパルスで
あり、Q1〜Q4はそれぞれＱ出力である。G1〜G4
は入力端子２４〜２７が全て“Ｈ”のときの
ANDゲート３４〜３７の出力である。今、基準
デイジタル信号D2が「1000」で入力デイジタル
信号D1が「1101」または「0011」であるとする
と、D1とD2の差の絶対値｜D1−D2｜は「0101」
であるから、ANDゲート３４，３６が開き、３
５，３７が閉じORゲート３８の出力S4としては
分周カウンタの１サイクルで５個のクロツクパル
スを出力することができる。即ち、D1とD2の差
の絶対値｜D1−D2｜に比例した数のパルスを分
周出力S4として得ることができる。
カウンタ２９〜３２に入力するクロツクパルスで
あり、Q1〜Q4はそれぞれＱ出力である。G1〜G4
は入力端子２４〜２７が全て“Ｈ”のときの
ANDゲート３４〜３７の出力である。今、基準
デイジタル信号D2が「1000」で入力デイジタル
信号D1が「1101」または「0011」であるとする
と、D1とD2の差の絶対値｜D1−D2｜は「0101」
であるから、ANDゲート３４，３６が開き、３
５，３７が閉じORゲート３８の出力S4としては
分周カウンタの１サイクルで５個のクロツクパル
スを出力することができる。即ち、D1とD2の差
の絶対値｜D1−D2｜に比例した数のパルスを分
周出力S4として得ることができる。
ここで、分周手段７をより一般的に説明する。
基準デイジタル信号および入力デイジタル信号の
ビツト数をＮとしたとき、分周カウンタのビツト
数はＮビツトあればよい。そして、クロツクパル
スS3と分周カウンタの出力とでデコード（AND
ゲート３４〜３７）して、分周カウンタが計数を
一巡する単位期間（１サイクル）に、2A個（ただ
し、Ａ＝０、１、……、Ｎ−１）のパルスをＮ種
類（G1〜G4）作成し、そのＮ種類のパルスを差
の絶対値（｜D1−D2｜）に応じて選択（ANDゲ
ート３４〜３７とORゲート３８）して出力する
S4構成としている。これにより、分周手段は、ク
ロツクパルスの2N個の期間を単位期間とし、その
単位期間毎に、前記入力デイジタル信号と前記基
準デイジタル信号との差の絶対値に比例した数の
パルスを出力することができる。
基準デイジタル信号および入力デイジタル信号の
ビツト数をＮとしたとき、分周カウンタのビツト
数はＮビツトあればよい。そして、クロツクパル
スS3と分周カウンタの出力とでデコード（AND
ゲート３４〜３７）して、分周カウンタが計数を
一巡する単位期間（１サイクル）に、2A個（ただ
し、Ａ＝０、１、……、Ｎ−１）のパルスをＮ種
類（G1〜G4）作成し、そのＮ種類のパルスを差
の絶対値（｜D1−D2｜）に応じて選択（ANDゲ
ート３４〜３７とORゲート３８）して出力する
S4構成としている。これにより、分周手段は、ク
ロツクパルスの2N個の期間を単位期間とし、その
単位期間毎に、前記入力デイジタル信号と前記基
準デイジタル信号との差の絶対値に比例した数の
パルスを出力することができる。
第９図は本発明の第２実施例であり、第４図の
第１実施例に乗算手段３９、加算手段４０を付加
したものである。即ち、乗算手段３９において入
力デイジタル信号D1に係数Ｋを乗じた出力D4を
加算手段４０においてアツプダウンカウンタ９の
出力D3と加算し、得られた出力D5を出力デイジ
タル信号とするものである。これにより、第１実
施例の積分要素に比例要素を付加した比例＋積分
回路を具現できる。(3)式のT2／T1は、 T2／T1＝Ｋ ……(5) として求めることができる 第１０図は第４図、第９図の動作説明に供する
波形図である。今、入力デイジタル信号D1が、
時刻t0において最小値であり、時刻t1から増加
し、時刻t2で基準デイジタル信号D2と等しくな
り、時刻t3から再び増加し、時刻t4で最大値にな
り、時刻t6から減少し、時刻t7でD2と等しくな
り、時刻t8から再び減少し、時刻t10で最小値とな
り、時刻t12から増加し、時刻t13でD2と等しくな
るもなお増加し、時刻t15で一定値となり、時刻
t16から減少し、時刻t17でD2と等しくなるもなお
減少し、時刻t18で一定値となり、時刻t19から増
加し、時刻t10でD2と等しくなるもなお増加し、
時刻t21で一定値となり、時刻t22から減少し、時
刻t23でD2と等しくなるもなお減少し、時刻t24で
一定値となる場合を例に説明する。また、基準デ
イジタル信号D2は入力デイジタル信号D1の中心
値である場合を示している。
第１実施例に乗算手段３９、加算手段４０を付加
したものである。即ち、乗算手段３９において入
力デイジタル信号D1に係数Ｋを乗じた出力D4を
加算手段４０においてアツプダウンカウンタ９の
出力D3と加算し、得られた出力D5を出力デイジ
タル信号とするものである。これにより、第１実
施例の積分要素に比例要素を付加した比例＋積分
回路を具現できる。(3)式のT2／T1は、 T2／T1＝Ｋ ……(5) として求めることができる 第１０図は第４図、第９図の動作説明に供する
波形図である。今、入力デイジタル信号D1が、
時刻t0において最小値であり、時刻t1から増加
し、時刻t2で基準デイジタル信号D2と等しくな
り、時刻t3から再び増加し、時刻t4で最大値にな
り、時刻t6から減少し、時刻t7でD2と等しくな
り、時刻t8から再び減少し、時刻t10で最小値とな
り、時刻t12から増加し、時刻t13でD2と等しくな
るもなお増加し、時刻t15で一定値となり、時刻
t16から減少し、時刻t17でD2と等しくなるもなお
減少し、時刻t18で一定値となり、時刻t19から増
加し、時刻t10でD2と等しくなるもなお増加し、
時刻t21で一定値となり、時刻t22から減少し、時
刻t23でD2と等しくなるもなお減少し、時刻t24で
一定値となる場合を例に説明する。また、基準デ
イジタル信号D2は入力デイジタル信号D1の中心
値である場合を示している。
アツプダウンカウンタ９の出力D3は、入力デ
イジタル信号D1と基準デイジタル信号D2との関
係が、D1＞D2のときアツプカウントし、D1＜D2
のときダウンカウントする動作例を示しており、
D1＝D2のときカウント停止する構成になつてい
る。なお、D1、D2、D3は夫々アナログ表示して
いる。
イジタル信号D1と基準デイジタル信号D2との関
係が、D1＞D2のときアツプカウントし、D1＜D2
のときダウンカウントする動作例を示しており、
D1＝D2のときカウント停止する構成になつてい
る。なお、D1、D2、D3は夫々アナログ表示して
いる。
ここで、入力デイジタル信号D1が前記の状態
変化をするときの各手段の出力は、夫々次のよう
に変化する。大小判別手段６の第１の切換信号S1
は、t3〜t7、t13〜t17、t20〜t23の期間が“Ｈ”で
他の期間が“Ｌ”となり、第２の切換信号S2はt0
〜t2、t8〜t13、t17〜t20t23〜の期間が“Ｈ”で他
の期間が“Ｌ”となる。一方、アツプダウンカウ
ンタ９の出力D3の最大値を検出する第１検出手
段１０の第１の検出出力S7は、t5〜t9の期間が
“Ｌ”で他の期間が“Ｈ”となり、最小値を検出
する第２検出手段１１の第２の検出出力S8は、
t11〜t14、t25〜の期間が“Ｌ”で他の期間が“Ｈ”
となる。しかるに、ゲート手段８の出力S5は、t3
〜t5、t13〜t17、t20〜t23の期間が“Ｈ”で他の期
間が“Ｌ”となり、出力S6は、t0〜t2、t8〜t11、
t17〜t20、t23〜t25の期間が“Ｈ”で他の期間が
“Ｌ”となる。
変化をするときの各手段の出力は、夫々次のよう
に変化する。大小判別手段６の第１の切換信号S1
は、t3〜t7、t13〜t17、t20〜t23の期間が“Ｈ”で
他の期間が“Ｌ”となり、第２の切換信号S2はt0
〜t2、t8〜t13、t17〜t20t23〜の期間が“Ｈ”で他
の期間が“Ｌ”となる。一方、アツプダウンカウ
ンタ９の出力D3の最大値を検出する第１検出手
段１０の第１の検出出力S7は、t5〜t9の期間が
“Ｌ”で他の期間が“Ｈ”となり、最小値を検出
する第２検出手段１１の第２の検出出力S8は、
t11〜t14、t25〜の期間が“Ｌ”で他の期間が“Ｈ”
となる。しかるに、ゲート手段８の出力S5は、t3
〜t5、t13〜t17、t20〜t23の期間が“Ｈ”で他の期
間が“Ｌ”となり、出力S6は、t0〜t2、t8〜t11、
t17〜t20、t23〜t25の期間が“Ｈ”で他の期間が
“Ｌ”となる。
以上により、アツプダウンカウンタ９は、ゲー
ト手段８の出力S5、S6が“Ｈ”、“Ｌ”のときアツ
プカウントし、“Ｌ”、“Ｈ”のときダウンカウン
トし、共に“Ｌ”のときカウント停止するように
している。
ト手段８の出力S5、S6が“Ｈ”、“Ｌ”のときアツ
プカウントし、“Ｌ”、“Ｈ”のときダウンカウン
トし、共に“Ｌ”のときカウント停止するように
している。
以上のように切換信号S1、S2は検出信号S7、S8
によりゲートした後、アツプダウンカンウンタ９
の計数方向を切換える切換信号として用いている
から、アツプダウンカウンタ９がアツプカウンタ
して最大値になつたら計数停止して次のダウンカ
ウントに備え、また、ダウンカウントして最小値
になつたら計数停止して次のアツプカウントに備
えることができ、オーバーフロー、アンダーフロ
ーを防止することができる。
によりゲートした後、アツプダウンカンウンタ９
の計数方向を切換える切換信号として用いている
から、アツプダウンカウンタ９がアツプカウンタ
して最大値になつたら計数停止して次のダウンカ
ウントに備え、また、ダウンカウントして最小値
になつたら計数停止して次のアツプカウントに備
えることができ、オーバーフロー、アンダーフロ
ーを防止することができる。
なお、第１、第２の検出出力S7、S8を入替える
と共に出力S5、S6を入替えるとアツプダウンカウ
ンタ９の動作を逆にすることができ、これは単に
極性だけの問題である。但し、このとき加算手段
４１は減算手段とし、D3からD4を減算する構成
とする必要がある。
と共に出力S5、S6を入替えるとアツプダウンカウ
ンタ９の動作を逆にすることができ、これは単に
極性だけの問題である。但し、このとき加算手段
４１は減算手段とし、D3からD4を減算する構成
とする必要がある。
以上説明した本発明の第２実施例において、乗
算手段３９の２のべき乗の乗算であれば、特に複
雑な乗算回路を必要とせず、単に入力デイジタル
信号D1のビツトをシフトするだけで対処できる。
算手段３９の２のべき乗の乗算であれば、特に複
雑な乗算回路を必要とせず、単に入力デイジタル
信号D1のビツトをシフトするだけで対処できる。
また、第１、第２実施例において、基準信号発
生手段５は特にゲート回路等を必要とせず、単に
“Ｈ”か“Ｌ”かの固定した２進数のデイジタル
信号を発させるだけで済ませることができる。ま
た、アツプダウンカウンタ９へのアツプ・ダウン
指令は、大小判別手段の出力（切換信号）S1、S2
の何れか一方を用いる構成が可能であり、ゲート
手段８は大小判別手段の出力（切換信号）S1、S2
をゲートするのでなく、分周手段７の出力S4をゲ
ートする構成を採つても同様に目的を達成し得る
ことは言うまでもない。
生手段５は特にゲート回路等を必要とせず、単に
“Ｈ”か“Ｌ”かの固定した２進数のデイジタル
信号を発させるだけで済ませることができる。ま
た、アツプダウンカウンタ９へのアツプ・ダウン
指令は、大小判別手段の出力（切換信号）S1、S2
の何れか一方を用いる構成が可能であり、ゲート
手段８は大小判別手段の出力（切換信号）S1、S2
をゲートするのでなく、分周手段７の出力S4をゲ
ートする構成を採つても同様に目的を達成し得る
ことは言うまでもない。
発明の効果
本発明のデイジタルフイルタは基準信号発生手
段、大小判別手段、分周手段、ゲート手段、可逆
計数手段（アツプダウンカウンタ）、第１と第２
検出手段を用いる比較的簡単な構成で積分回路を
実現でき、さらに乗算手段、加算手段（または減
算手段）用いることにより比例＋積分回路を実現
でき、周辺部品を何ら必要とせず、ic内部回路と
して用いることができピン数は不要にできる等、
その実用的効果は大である。
段、大小判別手段、分周手段、ゲート手段、可逆
計数手段（アツプダウンカウンタ）、第１と第２
検出手段を用いる比較的簡単な構成で積分回路を
実現でき、さらに乗算手段、加算手段（または減
算手段）用いることにより比例＋積分回路を実現
でき、周辺部品を何ら必要とせず、ic内部回路と
して用いることができピン数は不要にできる等、
その実用的効果は大である。
第１図は従来のフイルタの１例を示すプロツク
図、第２図はその動作波形図、第３図は従来のフ
イルタの他の例を示すブロツク図、第４図は本発
明のデイジタルフイルタの第１実施例を示すブロ
ツク図、第５図はその動作波形図、第６図はアツ
プダウンカウンタの具体回路図、第７図は分周手
段の具体回路図、第８図はその動作波形図、第９
図は本発明のデイジタルフイルタの第２実施例の
ブロツク図、第１０図は第１と第２実施例の詳細
な動作波形図である。 ５……基準信号発生手段、６……大小判別手
段、７……分周手段、９……可逆計数手段（アツ
プダウンカウンタ）、１０……第１検出手段、１
１……第２検出手段、３９……乗算手段、４０…
…加算手段（または減算手段）。
図、第２図はその動作波形図、第３図は従来のフ
イルタの他の例を示すブロツク図、第４図は本発
明のデイジタルフイルタの第１実施例を示すブロ
ツク図、第５図はその動作波形図、第６図はアツ
プダウンカウンタの具体回路図、第７図は分周手
段の具体回路図、第８図はその動作波形図、第９
図は本発明のデイジタルフイルタの第２実施例の
ブロツク図、第１０図は第１と第２実施例の詳細
な動作波形図である。 ５……基準信号発生手段、６……大小判別手
段、７……分周手段、９……可逆計数手段（アツ
プダウンカウンタ）、１０……第１検出手段、１
１……第２検出手段、３９……乗算手段、４０…
…加算手段（または減算手段）。
Claims (1)
- 【特許請求の範囲】 １ Ｎビツト（Ｎは自然数）の基準デイジタル信
号を発生して出力する基準信号発生手段と、 Ｎビツトの入力デイジタル信号を前記基準デイ
ジタル信号と比較して大小判別し、「大」を表す
第１の切換信号と「小」を表す第２の切換信号を
出力する大小判別手段と、 前記２つの切換信号をそれぞれゲートして出力
するゲート手段と、 クロツクパルスの2N個の期間を単位期間とし、
その単位期間毎に、前記入力デイジタル信号と前
記基準デイジタル信号との差の絶対値に比例した
数のパルスを出力する分周手段と、 前記ゲート手段を介した２つの切換信号の一方
でアツプの計数方向を切り換え、他方でダウンの
計数方向を切り換え、かつ、前記分周手段の出力
を計数し、Ｍビツト（Ｍは自然数）の出力デイジ
タル信号を得る可逆計数手段と、 前記可逆計数手段の最大値を検出して第１の検
出信号を得、前記２つの切換信号の一方をゲート
する前記ゲート手段の入力とする第１検出手段
と、 前記可逆計数手段の最小値を検出して第２の検
出信号を得、前記２つの切換信号の他方をゲート
する前記ゲート手段の入力とする第２検出手段
と、を備えたことを特徴とするデイジタルフイル
タ。 ２ Ｎビツト（Ｎは自然数）の基準デイジタル信
号を発生して出力する基準信号発生手段と、 Ｎビツトの入力デイジタル信号を前記基準デイ
ジタル信号と比較して大小判別し、「大」を表す
第１の切換信号と「小」を表す第２の切換信号を
出力する大小判別手段と、 前記２つの切換信号をそれぞれゲートして出力
するゲート手段と、 クロツクパルスの2N個の期間を単位期間とし、
その単位期間毎に、前記入力デイジタル信号と前
記基準デイジタル信号との差の絶対値に比例した
数のパルスを出力する分周手段と、 前記ゲート手段を介した２つの切換信号の一方
でアツプの計数方向を切り換え、他方でダウンの
計数方向を切り換え、かつ、前記分周手段の出力
を計数し、Ｍビツト（Ｍは自然数）のデイジタル
出力を得る可逆計数手段と、 前記可逆計数手段の最大値を検出して第１の検
出信号を得、前記２つの切換信号の一方をゲート
する前記ゲート手段の入力とする第１検出手段
と、 前記可逆計数手段の最小値を検出して第２の検
出信号を得、前記２つの切換信号の他方をゲート
する前記ゲート手段の入力とする第２検出手段
と、 前記入力デイジタル信号に係数を乗じる乗算手
段と、 前記可逆計数手段の出力と前記乗算手段の出力
とを加算または減算し、出力デイジタル信号を得
る加算または減算手段と を備えたことを特徴とするデイジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212216A JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57212216A JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59101920A JPS59101920A (ja) | 1984-06-12 |
| JPH0530085B2 true JPH0530085B2 (ja) | 1993-05-07 |
Family
ID=16618852
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57212216A Granted JPS59101920A (ja) | 1982-12-02 | 1982-12-02 | デイジタルフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59101920A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6142015A (ja) * | 1984-08-02 | 1986-02-28 | Matsushita Electric Ind Co Ltd | デイジタル式位相制御装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6019167B2 (ja) * | 1975-06-27 | 1985-05-15 | 三菱電機株式会社 | デイジタル・フイルタ |
| JPS55124317A (en) * | 1979-03-20 | 1980-09-25 | Mitsubishi Electric Corp | Digital filter circuit |
| JPS57121317A (en) * | 1981-01-20 | 1982-07-28 | Ricoh Elemex Corp | Digital band pass filter |
-
1982
- 1982-12-02 JP JP57212216A patent/JPS59101920A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59101920A (ja) | 1984-06-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4315254A (en) | Self-compensating A-D converter | |
| US4574271A (en) | Multi-slope analog-to-digital converter | |
| US5198751A (en) | Reactive volt-ampere-hour meter | |
| JP2509426B2 (ja) | デルタ−シグマ−アナログ／ディジタル変換器 | |
| JPH0530085B2 (ja) | ||
| JPH0530084B2 (ja) | ||
| JPH07193507A (ja) | 直流信号測定用ａ／ｄ変換器 | |
| JPH0113765B2 (ja) | ||
| JPH0446005B2 (ja) | ||
| JP3083254B2 (ja) | Ａ／ｄ変換器 | |
| SU1830463A1 (en) | Measuring transducer for tensor resister weight measuring devices | |
| JPH0446006B2 (ja) | ||
| RU2062549C1 (ru) | Аналого-цифровой преобразователь | |
| JPH0583007B2 (ja) | ||
| JP3453826B2 (ja) | 積分値または平均値を得る演算器 | |
| JP2519545Y2 (ja) | 縦続積分型ａ／ｄ変換器 | |
| JPH0465569B2 (ja) | ||
| JPH0241767B2 (ja) | ||
| SU1126975A1 (ru) | Устройство дл воспроизведени функций | |
| SU1661998A1 (ru) | След щий аналого-цифровой преобразователь | |
| SU790300A1 (ru) | Диодный переключатель тока | |
| JPH0142425B2 (ja) | ||
| JP3036561B2 (ja) | Ａ／ｄ変換装置 | |
| JPS6010914A (ja) | オ−トゼロ回路 | |
| JPH0241766B2 (ja) |