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JP2018164066A - Composite wiring board - Google Patents

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JP2018164066A
JP2018164066A JP2017062023A JP2017062023A JP2018164066A JP 2018164066 A JP2018164066 A JP 2018164066A JP 2017062023 A JP2017062023 A JP 2017062023A JP 2017062023 A JP2017062023 A JP 2017062023A JP 2018164066 A JP2018164066 A JP 2018164066A
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semiconductor element
wiring board
connection pads
element connection
mounting portion
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JP2017062023A
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Japanese (ja)
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伊藤 孝幸
Takayuki Ito
孝幸 伊藤
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Kyocera Corp
Original Assignee
Kyocera Corp
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Publication date
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    • H10W72/072

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  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

【課題】半導体素子と配線基板との接続工程が簡便であるとともに、搭載された半導体素子間で信号の授受を良好に行うことが可能な複合配線基板を提供すること。【解決手段】第1の搭載部10Aに第1の半導体素子接続パッド13を有するとともに、第2の搭載部10Bに第2の半導体素子接続パッド14を有する第1の配線基板10と、第1の配線基板10の上面に、第1の搭載部10Aと第2の搭載部10Bとの間に部分的に跨って埋設されており、第1の半導体素子30の電極に容量接続される第3の半導体素子接続パッド23および第2の半導体素子40の電極に容量接続される第4の半導体素子接続パッド24を有する第2の配線基板20と、を具備して成る複合配線基板であって、第3および第4の半導体素子接続パッド23,24の高さが第1および第2の半導体素子接続パッド13,14の高さより高い。【選択図】図1Provided is a composite wiring board in which a connecting process between a semiconductor element and a wiring board is simple and signals can be exchanged between mounted semiconductor elements. A first wiring substrate having a first semiconductor element connection pad on a first mounting portion and a second semiconductor element connection pad on a second mounting portion. The third wiring board 10 is embedded in part between the first mounting portion 10A and the second mounting portion 10B on the upper surface of the wiring substrate 10 and is capacitively connected to the electrode of the first semiconductor element 30. And a second wiring board 20 having a fourth semiconductor element connection pad 24 capacitively connected to the electrodes of the semiconductor element connection pad 23 and the second semiconductor element 40, The height of the third and fourth semiconductor element connection pads 23 and 24 is higher than the height of the first and second semiconductor element connection pads 13 and 14. [Selection] Figure 1

Description

本発明は、複数の半導体素子を搭載する第1の配線基板に、それらの複数の半導体素子間を接続するための第2の配線基板を埋設して成る複合配線基板に関するものである。   The present invention relates to a composite wiring board formed by embedding a second wiring board for connecting a plurality of semiconductor elements in a first wiring board on which a plurality of semiconductor elements are mounted.

図3に、第1の半導体素子150と第2の半導体素子160とを搭載する従来の複合配線基板200を示す。複合配線基板200は、第1の配線基板110と、第2の配線基板120と、第3の配線基板130と、第4の配線基板140とを備えている。第1の半導体素子150は、例えばマイクロプロセッサーである。第2の半導体素子160は、例えばメモリである。第1の配線基板110は、多層配線基板である。第2の配線基板120および第3の配線基板130は、インターポーザーである。第4の配線基板140は、インターコネクトブリッジである。   FIG. 3 shows a conventional composite wiring board 200 on which the first semiconductor element 150 and the second semiconductor element 160 are mounted. The composite wiring board 200 includes a first wiring board 110, a second wiring board 120, a third wiring board 130, and a fourth wiring board 140. The first semiconductor element 150 is, for example, a microprocessor. The second semiconductor element 160 is a memory, for example. The first wiring board 110 is a multilayer wiring board. The second wiring board 120 and the third wiring board 130 are interposers. The fourth wiring board 140 is an interconnect bridge.

第1の半導体素子150は、第2の配線基板120を介して第1の配線基板110に搭載されている。第2の配線基板120と第1の配線基板110とは、第1の半田バンプ171を介して半田接続されている。第1の半導体素子150と第2の配線基板120とは、第2の半田バンプ172を介して半田接続されている。   The first semiconductor element 150 is mounted on the first wiring board 110 via the second wiring board 120. The second wiring board 120 and the first wiring board 110 are connected by soldering via the first solder bumps 171. The first semiconductor element 150 and the second wiring substrate 120 are soldered via the second solder bump 172.

第2の半導体素子160は、第3の配線基板130を介して第1の配線基板110に搭載されている。第3の配線基板130と第1の配線基板110とは、第3の半田バンプ173を介して半田接続されている。第2の半導体素子160と第3の配線基板130とは、第4の半田バンプ174を介して半田接続されている。   The second semiconductor element 160 is mounted on the first wiring board 110 via the third wiring board 130. The third wiring board 130 and the first wiring board 110 are soldered via third solder bumps 173. The second semiconductor element 160 and the third wiring board 130 are solder-connected via the fourth solder bump 174.

第1の半導体素子150と第2の半導体素子160とは、第4の配線基板140を介して相互接続されている。第1の半導体素子150と第4の配線基板140とは、第5の半田バンプ175を介して半田接続されている。第2の半導体素子160と第4の配線基板140とは、隙間を介して容量接続されている。   The first semiconductor element 150 and the second semiconductor element 160 are interconnected via a fourth wiring board 140. The first semiconductor element 150 and the fourth wiring board 140 are solder-connected via the fifth solder bump 175. The second semiconductor element 160 and the fourth wiring board 140 are capacitively connected via a gap.

この複合配線基板200によると、第1のおよび第2の半導体素子150、160と外部の回路基板との信号の授受は、第2、第3の配線基板120、130および第1の配線基板110を介して行われる。また、第1と第2の半導体素子150、160間の信号の授受は、第4の配線基板140を介して行われる。   According to the composite wiring board 200, the first and second semiconductor elements 150 and 160 and the external circuit board are exchanged with the second and third wiring boards 120 and 130 and the first wiring board 110. Is done through. In addition, transmission / reception of signals between the first and second semiconductor elements 150 and 160 is performed via the fourth wiring board 140.

しかしながら、この複合配線基板200においては、第2、第3の配線基板120、130と第1の配線基板110とを、それぞれ第1、第3の半田バンプ171、173を介して半田接続するとともに、第1の半導体素子150と第2の配線基板120、第2の半導体素子160と第3の配線基板130とを、それぞれ第2、第4の半田バンプ172、174を介して半田接続し、さらに、第4の配線基板140と第1の半導体素子150とを第5の半田バンプ175を介して半田接続している。そのため、第1および第2の半導体素子150、160と第1〜第4の配線基板110〜140との間の半田接続の工程が煩雑になる。   However, in this composite wiring board 200, the second and third wiring boards 120 and 130 and the first wiring board 110 are soldered via the first and third solder bumps 171 and 173, respectively. The first semiconductor element 150 and the second wiring board 120, the second semiconductor element 160 and the third wiring board 130 are solder-connected through the second and fourth solder bumps 172 and 174, respectively. Further, the fourth wiring board 140 and the first semiconductor element 150 are solder-connected via the fifth solder bump 175. Therefore, the solder connection process between the first and second semiconductor elements 150 and 160 and the first to fourth wiring boards 110 to 140 becomes complicated.

さらに、第1の配線基板110と第4の配線基板140との間には半田バンプ171、172、175を介した3階層の半田接続が存在し、第1の配線基板110と第2の半導体素子160との間には半田バンプ173、174を介した2階層の半田接続が存在する。そのため、これらの5つの階層の半田接続の高さばらつきが重畳されて第2の半導体素子160と第4の配線基板140との間の間隔に大きなばらつきが生じやすい。第2の半
導体素子160と第4の配線基板140との間の間隔に大きなばらつきがあると、両者間の信号の授受を良好に行うことが困難となる。
Furthermore, there are three levels of solder connections between the first wiring board 110 and the fourth wiring board 140 via solder bumps 171, 172, and 175, and the first wiring board 110 and the second semiconductor are connected. There are two layers of solder connections between the elements 160 via solder bumps 173 and 174. For this reason, the height variations of the solder connections of these five layers are overlapped, and the gap between the second semiconductor element 160 and the fourth wiring board 140 tends to vary greatly. If there is a large variation in the distance between the second semiconductor element 160 and the fourth wiring board 140, it will be difficult to satisfactorily exchange signals between the two.

米国公開公報2009/0089466号US Publication No. 2009/0089466

本発明は、半導体素子と配線基板との接続工程が簡便であるとともに、搭載された半導体素子間で信号の授受を良好に行うことが可能な複合配線基板を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a composite wiring board in which a connection process between a semiconductor element and a wiring board is simple and signals can be exchanged between the mounted semiconductor elements.

本発明の複合配線基板は、上面に第1の半導体素子が搭載される第1の搭載部および第2の半導体素子が搭載される第2の搭載部を有し、前記第1の搭載部に前記第1の半導体素子の電極に第1の半田バンプを介して半田接続される複数の第1の半導体素子接続パッドを第1の配列ピッチで有するとともに、前記第2の搭載部に前記第2の半導体素子の電極に第2の半田バンプを介して半田接続される複数の第2の半導体素子接続パッドを前記第1の配列ピッチで有する第1の配線基板と、前記第1の配線基板の上面に、前記第1の搭載部と前記第2の搭載部との間に部分的に跨って前記第1の配線基板の上面と面一で埋設されており、前記第1の搭載部に前記第1の半導体素子の電極に容量接続される複数の第3の半導体素子接続パッドを前記第1の配列ピッチよりも小さな第2の配列ピッチで有するとともに前記第2の搭載部に前記第2の半導体素子の電極に容量接続される複数の第4の半導体素子接続パッドを前記第2の配列ピッチで有する第2の配線基板と、を具備して成る複合配線基板であって、前記第3および第4の半導体素子接続パッドの高さが前記第1および第2の半導体素子接続パッドの高さより高いことを特徴とするものである。   The composite wiring board of the present invention has a first mounting portion on which the first semiconductor element is mounted and a second mounting portion on which the second semiconductor element is mounted on the upper surface. A plurality of first semiconductor element connection pads that are solder-connected to electrodes of the first semiconductor element via first solder bumps are provided at a first arrangement pitch, and the second mounting portion has the second semiconductor element connection pads. A first wiring board having a plurality of second semiconductor element connection pads that are solder-connected to the electrodes of the semiconductor element via a second solder bump at the first arrangement pitch; and An upper surface is partially embedded between the first mounting portion and the second mounting portion so as to be flush with the upper surface of the first wiring board, and the first mounting portion A plurality of third semiconductor element connection pads capacitively connected to the electrodes of the first semiconductor element A plurality of fourth semiconductor element connection pads having a second arrangement pitch smaller than the first arrangement pitch and capacitively connected to the electrodes of the second semiconductor elements on the second mounting portion. And a second wiring board having an arrangement pitch of the first and second semiconductor element connection pads, wherein the height of the third and fourth semiconductor element connection pads is the same as that of the first and second semiconductor element connection pads. It is characterized by being higher than the height.

本発明の複合配線基板によれば、第1および第2の半導体素子の電極に半田接続される第1および第2の半導体素子接続パッドを有する第1の配線基板の上面に、第1のおよび第2の半導体素子の電極に容量接続される第3および第4の半導体素子接続パッドを有する第2の配線基板が埋設されていることから、第1および第2の半導体素子を第1および第2の配線基板に同時に半田接続により搭載することができる。したがって、半導体素子と配線基板との接続を簡便なものとすることができる。   According to the composite wiring board of the present invention, the first and second semiconductor element connection pads soldered to the electrodes of the first and second semiconductor elements have the first and second semiconductor element connection pads on the upper surface of the first wiring board. Since the second wiring substrate having the third and fourth semiconductor element connection pads that are capacitively connected to the electrodes of the second semiconductor element is embedded, the first and second semiconductor elements are connected to the first and second semiconductor elements. The two wiring boards can be simultaneously mounted by solder connection. Therefore, the connection between the semiconductor element and the wiring board can be simplified.

また、第1の配線基板と第2の配線基板との間には半田接続は存在せず、第1の配線基板と第1および第2の半導体素子との間はそれぞれ1階層の半田接続のみで接続される。したがって、互いに容量接続される第1および第2の半導体素子と第2の配線基板との間にはそれぞれ1階層の半田接続しかないので、第1および第2の半導体素子と第2の配線基板との隙間のばらつきが小さいものとなる。その結果、これらの間の信号の授受を良好に行うことが可能となる。   Also, there is no solder connection between the first wiring board and the second wiring board, and only one level of solder connection is provided between the first wiring board and the first and second semiconductor elements. Connected with. Therefore, since there is only one level of solder connection between the first and second semiconductor elements and the second wiring board that are capacitively connected to each other, the first and second semiconductor elements and the second wiring board are provided. Variation in the gap between the two is small. As a result, it is possible to satisfactorily exchange signals between them.

さらに第3および第4の半導体素子接続パッドの高さが、第1および第2の半導体素子接続パッドの高さよりも高い。したがって、第3および第4の半導体素子接続パッドとこれに容量接続される第1および第2の半導体素子の電極との距離が近くなる。そのため、第3および第4の半導体素子接続パッドとこれに容量接続される第1および第2の半導体素子の電極とを近接させてこれらの間の容量接続を良好なものとすることができる。   Furthermore, the height of the third and fourth semiconductor element connection pads is higher than the height of the first and second semiconductor element connection pads. Therefore, the distance between the third and fourth semiconductor element connection pads and the electrodes of the first and second semiconductor elements capacitively connected thereto is reduced. Therefore, the third and fourth semiconductor element connection pads and the electrodes of the first and second semiconductor elements that are capacitively connected to each other can be brought close to each other so that the capacitive connection between them can be improved.

図1は、本発明の複合配線基板の一実施形態例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view showing an embodiment of a composite wiring board according to the present invention. 図2は、図1に示す複合配線基板に半導体素子を搭載した状態を示す概略断面図である。FIG. 2 is a schematic cross-sectional view showing a state in which a semiconductor element is mounted on the composite wiring board shown in FIG. 図3は、従来の複合配線基板の概略断面図である。FIG. 3 is a schematic cross-sectional view of a conventional composite wiring board.

次に、本発明の複合配線基板の一実施形態例を図1および図2を参照して説明する。図1に示すように、本例の複合配線基板100は、第1の配線基板10と第2の配線基板20とから成る。第1の配線基板10は、その上面に第1の半導体素子30が搭載される第1の搭載部10Aと、第2の半導体素子40が搭載される第2の搭載部10Bとを有している。第2の配線基板20は、第1の配線基板10の上面に、第1の搭載部10Aと第2の搭載部10Bとの間に部分的に跨って埋設されている。第1の配線基板10の上面と第2の配線基板20の上面とは面一になっている。なお、第1および第2の半導体素子30,40は、その一方がMPU、他方がメモリであり、両者間のデータのやり取りを第2の配線基板20を介して行い、外部とのデータのやり取りを第1の配線基板10を介して行うようになっている。   Next, an embodiment of the composite wiring board of the present invention will be described with reference to FIGS. As shown in FIG. 1, the composite wiring board 100 of this example includes a first wiring board 10 and a second wiring board 20. The first wiring board 10 has a first mounting portion 10A on which the first semiconductor element 30 is mounted and a second mounting portion 10B on which the second semiconductor element 40 is mounted on the upper surface thereof. Yes. The second wiring board 20 is embedded on the upper surface of the first wiring board 10 so as to partially extend between the first mounting part 10A and the second mounting part 10B. The upper surface of the first wiring board 10 and the upper surface of the second wiring board 20 are flush with each other. One of the first and second semiconductor elements 30 and 40 is an MPU and the other is a memory, and exchanges data between them via the second wiring board 20 to exchange data with the outside. Is performed via the first wiring board 10.

第1の配線基板10は、有機材料系の絶縁基板11の内部および表面に配線導体12が配設されて成る。絶縁基板11を形成する材料としては、ガラスクロス入りの熱硬化性樹脂や、ガラスクロス無しの熱硬化性樹脂が用いられる。絶縁基板11は、これらの材料を複数層積層することにより形成されている。また、配線導体12としては、銅箔や銅めっき等の銅が好適に用いられる。   The first wiring board 10 includes a wiring conductor 12 disposed inside and on the surface of an organic material insulating board 11. As a material for forming the insulating substrate 11, a thermosetting resin containing glass cloth or a thermosetting resin without glass cloth is used. The insulating substrate 11 is formed by laminating a plurality of these materials. Moreover, as wiring conductor 12, copper, such as copper foil and copper plating, is used suitably.

第1の配線基板10の第1の搭載部10Aには、第1の半導体素子30の電極に半田接続される第1の半導体素子接続パッド13が形成されている。第1の配線基板10の第2の搭載部10Bには、第2の半導体素子40の電極に半田接続される第2の半導体素子接続パッド14が形成されている。第1および第2の半導体素子接続パッド13,14は直径が75〜100μmで、絶縁基板11上面からの高さが5〜25μmの円板状である。第1および第2の半導体素子接続パッド13,14配列ピッチは、100〜150μm程度である。これらの半導体素子接続パッド13,14は銅めっきから成る。   A first semiconductor element connection pad 13 that is solder-connected to an electrode of the first semiconductor element 30 is formed on the first mounting portion 10A of the first wiring board 10. A second semiconductor element connection pad 14 that is solder-connected to the electrode of the second semiconductor element 40 is formed on the second mounting portion 10B of the first wiring board 10. The first and second semiconductor element connection pads 13 and 14 have a disk shape with a diameter of 75 to 100 μm and a height from the upper surface of the insulating substrate 11 of 5 to 25 μm. The arrangement pitch of the first and second semiconductor element connection pads 13 and 14 is about 100 to 150 μm. These semiconductor element connection pads 13 and 14 are made of copper plating.

第1の配線基板10の下面には、外部の電気回路基板に接続される外部接続パッド15が形成されている。外部接続パッド15は、直径が300〜650μmの円板状である。なお、第1および第2の半導体素子接続パッド13,14と外部接続パッド15とは、所定のもの同士が配線導体12を介して互いに電気的に接続されている。外部接続パッド15は、銅めっきから成る。   External connection pads 15 connected to an external electric circuit board are formed on the lower surface of the first wiring board 10. The external connection pad 15 has a disk shape with a diameter of 300 to 650 μm. The first and second semiconductor element connection pads 13, 14 and the external connection pad 15 are electrically connected to each other through the wiring conductor 12. The external connection pad 15 is made of copper plating.

第2の配線基板20は、絶縁基板21の内部および表面に配線導体22が配設されて成る。絶縁基板21を形成する材料としては、シリコンやガラス等の無機材料系やガラスクロス入りの熱硬化性樹脂やガラスクロス無しの熱硬化性樹脂、液晶ポリマー等の有機材料系の絶縁材料が用いられる。配線導体22としては、銅が好適に用いられる。   The second wiring board 20 is formed by arranging wiring conductors 22 inside and on the surface of the insulating substrate 21. As a material for forming the insulating substrate 21, an inorganic material such as silicon or glass, a thermosetting resin containing glass cloth, a thermosetting resin without glass cloth, or an organic material insulating material such as a liquid crystal polymer is used. . Copper is preferably used as the wiring conductor 22.

第2の配線基板20における第1の搭載部10Aには、第1の半導体素子30の電極に容量接続される第3の半導体素子接続パッド23が形成されている。第2の配線基板20における第2の搭載部10Bには、第2の半導体素子40の電極に容量接続される第4の半導体素子接続パッド24が形成されている。第3および第4の半導体素子接続パッド23,24は、直径が25〜50μmで、絶縁基板21上面からの高さが10〜50μmの円柱状であり、第1および第2の半導体素子接続パッド13,14よりも5〜25μm高い。第3および第4の半導体素子接続パッド23,24の配列ピッチは、30〜75μmである。第3の半導体素子接続パッド23と第4の半導体素子接続パッド24とは、所定
のもの同士が配線導体22を介して互いに接続されている。これらの第3および第4の半導体素子接続パッド23,24は、銅めっきから成る。
A third semiconductor element connection pad 23 that is capacitively connected to the electrode of the first semiconductor element 30 is formed on the first mounting portion 10A of the second wiring board 20. A fourth semiconductor element connection pad 24 that is capacitively connected to the electrode of the second semiconductor element 40 is formed on the second mounting portion 10B of the second wiring board 20. The third and fourth semiconductor element connection pads 23 and 24 have a cylindrical shape with a diameter of 25 to 50 μm and a height from the top surface of the insulating substrate 21 of 10 to 50 μm. The first and second semiconductor element connection pads It is 5 to 25 μm higher than 13,14. The arrangement pitch of the third and fourth semiconductor element connection pads 23 and 24 is 30 to 75 μm. A predetermined number of third semiconductor element connection pads 23 and fourth semiconductor element connection pads 24 are connected to each other via a wiring conductor 22. These third and fourth semiconductor element connection pads 23 and 24 are made of copper plating.

さらに、第1の半導体素子接続パッド13には、第1の半田バンプ51が溶着されている。第2の半導体素子接続パッド14には、第2の半田バンプ52が溶着されている。しかしながら、第3および第4の半導体素子接続パッド23,24には、半田バンプは溶着されていない。そして、図2に示すように、第1の半導体素子30の電極と第1の半導体素子接続パッド13とを第1の半田バンプ51を介して半田接続するとともに、第2の半導体素子40の電極と第2の半導体素子接続パッド14とを第2の半田バンプ52を介して半田接続することにより、第1および第2の半導体素子30,40が複合配線基板100に搭載される。また、第3の半導体素子接続パッド23と第1の配線基板10の電極、および第4の半導体素子接続パッド24と第2の半導体素子40の電極とは、それぞれ対応するもの同士が互いに近接して対向配置される。   Further, first solder bumps 51 are welded to the first semiconductor element connection pads 13. A second solder bump 52 is welded to the second semiconductor element connection pad 14. However, solder bumps are not welded to the third and fourth semiconductor element connection pads 23 and 24. Then, as shown in FIG. 2, the electrodes of the first semiconductor element 30 and the first semiconductor element connection pads 13 are solder-connected through the first solder bumps 51 and the electrodes of the second semiconductor element 40 are also connected. The first and second semiconductor elements 30 and 40 are mounted on the composite wiring board 100 by soldering the second semiconductor element connection pads 14 and the second semiconductor element connection pads 14 via the second solder bumps 52. In addition, the third semiconductor element connection pad 23 and the electrode of the first wiring substrate 10, and the fourth semiconductor element connection pad 24 and the electrode of the second semiconductor element 40 are respectively close to each other. Are arranged opposite each other.

このとき、本例の複合配線基板100においては、第1および第2の半導体素子30,40の電極に半田接続される第1および第2の半導体素子接続パッド13,14を有する第1の配線基板10の上面に、第1の半導体素子30の電極に容量接続される第3の半導体素子接続パッド23および第2の半導体素子40の電極に容量接続される第4の半導体素子接続パッド24を有する第2の配線基板20が埋設されていることから、第1および第2の半導体素子30,40を第1および第2の配線基板10,20に同時に半田接続により搭載することができる。したがって、半導体素子30,40と配線基板10,20との接続を簡便なものとすることができる。   At this time, in the composite wiring board 100 of the present example, the first wiring having the first and second semiconductor element connection pads 13 and 14 solder-connected to the electrodes of the first and second semiconductor elements 30 and 40. A third semiconductor element connection pad 23 that is capacitively connected to the electrode of the first semiconductor element 30 and a fourth semiconductor element connection pad 24 that is capacitively connected to the electrode of the second semiconductor element 40 are provided on the upper surface of the substrate 10. Since the second wiring board 20 is embedded, the first and second semiconductor elements 30 and 40 can be simultaneously mounted on the first and second wiring boards 10 and 20 by solder connection. Therefore, the connection between the semiconductor elements 30 and 40 and the wiring boards 10 and 20 can be simplified.

また、第1の配線基板10と第2の配線基板20との間には半田接続は存在せず、第1の配線基板10と第1および第2の半導体素子30,40との間はそれぞれ1階層の半田接続のみで接続される。したがって、互いに容量接続される第1および第2の半導体素子30,40と第2の配線基板20との間にはそれぞれ1階層の半田接続しかないので、第1および第2の半導体素子30,40と第2の配線基板20との隙間のばらつきが小さいものとなる。その結果、これらの間の信号の授受を良好に行うことが可能となる。   In addition, there is no solder connection between the first wiring board 10 and the second wiring board 20, and there is no gap between the first wiring board 10 and the first and second semiconductor elements 30 and 40, respectively. Only one level of solder connection is used. Therefore, since there is only one level of solder connection between the first and second semiconductor elements 30 and 40 and the second wiring board 20 that are capacitively connected to each other, the first and second semiconductor elements 30 and The variation in the gap between 40 and the second wiring board 20 is small. As a result, it is possible to satisfactorily exchange signals between them.

さらに第3および第4の半導体素子接続パッド23,24の高さが、第1および第2の半導体素子接続パッド13,14の高さよりも高い。したがって、第3および第4の半導体素子接続パッド23,24とこれに容量接続される第1および第2の半導体素子30,40の電極との距離が近くなる。そのため、第3および第4の半導体素子接続パッド23,24とこれに容量接続される第1および第2の半導体素子30,40の電極とを近接させてこれらの間の容量接続を良好なものとすることができる。   Further, the height of the third and fourth semiconductor element connection pads 23 and 24 is higher than the height of the first and second semiconductor element connection pads 13 and 14. Therefore, the distance between the third and fourth semiconductor element connection pads 23 and 24 and the electrodes of the first and second semiconductor elements 30 and 40 that are capacitively connected thereto is reduced. Therefore, the third and fourth semiconductor element connection pads 23 and 24 and the electrodes of the first and second semiconductor elements 30 and 40 that are capacitively connected thereto are brought close to each other so that the capacitive connection between them is good. It can be.

かくして、本例の複合配線基板100によれば、半導体素子30,40と配線基板10,20との接続工程が簡便であるとともに、搭載された半導体素子30,40間で信号の授受を良好に行うことが可能な複合配線基板100を提供することができる。   Thus, according to the composite wiring board 100 of the present example, the connection process between the semiconductor elements 30 and 40 and the wiring boards 10 and 20 is simple, and the signal exchange between the mounted semiconductor elements 30 and 40 is excellent. The composite wiring board 100 that can be performed can be provided.

10 第1の配線基板
10A 第1の搭載部
10B 第2の搭載部
13 第1の半導体素子接続パッド
14 第2の半導体素子接続パッド
20 第2の配線基板
23 第3の半導体素子接続パッド
24 第4の半導体素子接続パッド
30 第1の半導体素子
40 第2の半導体素子
100 複合配線基板
DESCRIPTION OF SYMBOLS 10 1st wiring board 10A 1st mounting part 10B 2nd mounting part 13 1st semiconductor element connection pad 14 2nd semiconductor element connection pad 20 2nd wiring board 23 3rd semiconductor element connection pad 24 1st 4 semiconductor element connection pads 30 first semiconductor element 40 second semiconductor element 100 composite wiring board

Claims (1)

上面に第1の半導体素子が搭載される第1の搭載部および第2の半導体素子が搭載される第2の搭載部を有し、前記第1の搭載部に前記第1の半導体素子の電極に第1の半田バンプを介して半田接続される複数の第1の半導体素子接続パッドを第1の配列ピッチで有するとともに、前記第2の搭載部に前記第2の半導体素子の電極に第2の半田バンプを介して半田接続される複数の第2の半導体素子接続パッドを前記第1の配列ピッチで有する第1の配線基板と、前記第1の配線基板の上面に、前記第1の搭載部と前記第2の搭載部との間に部分的に跨って前記第1の配線基板の上面と面一で埋設されており、前記第1の搭載部に前記第1の半導体素子の電極に容量接続される複数の第3の半導体素子接続パッドを前記第1の配列ピッチよりも小さな第2の配列ピッチで有するとともに前記第2の搭載部に前記第2の半導体素子の電極に容量接続される複数の第4の半導体素子接続パッドを前記第2の配列ピッチで有する第2の配線基板と、を具備して成る複合配線基板であって、前記第3および第4の半導体素子接続パッドの高さが前記第1および第2の半導体素子接続パッドの高さより高いことを特徴とする複合配線基板。   A first mounting portion on which the first semiconductor element is mounted and a second mounting portion on which the second semiconductor element is mounted are provided on the upper surface, and electrodes of the first semiconductor element are mounted on the first mounting portion. And a plurality of first semiconductor element connection pads soldered via the first solder bumps at a first arrangement pitch, and the second mounting portion has a second electrode connected to the electrode of the second semiconductor element. A first wiring board having a plurality of second semiconductor element connection pads soldered via the solder bumps at the first arrangement pitch, and the first mounting on the upper surface of the first wiring board Between the first mounting portion and the second mounting portion so as to be partially flush with the upper surface of the first wiring board, and to the first mounting portion as an electrode of the first semiconductor element. A plurality of third semiconductor element connection pads that are capacitively connected are arranged from the first arrangement pitch. A second semiconductor device having a second arrangement pitch having a small second pitch and a plurality of fourth semiconductor element connection pads capacitively connected to the electrodes of the second semiconductor device on the second mounting portion at the second arrangement pitch. A composite wiring board comprising: a wiring board; and a height of the third and fourth semiconductor element connection pads being higher than a height of the first and second semiconductor element connection pads. Composite wiring board.
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