JP2014078661A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】容量素子を有する半導体装置の信頼性の向上を実現する。
【解決手段】半導体基板ＳＢの主面に沿う第２方向に延在し、互いにＯＮＯ膜ＭＦを介して絶縁されたポリシリコン膜Ｐ１、Ｐ２を、第２方向に直交する第１方向に交互に複数並べて配置することで、ポリシリコン膜Ｐ１、Ｐ２からなる容量素子ＣＰＤを形成する。第１方向において隣り合うポリシリコン膜Ｐ１同士の間にポリシリコン膜Ｐ２を埋め込み、ポリシリコン膜Ｐ１、Ｐ２上に、容量素子ＣＰＤを構成する他の導体膜を形成しないことで、容量素子ＣＰＤと他の半導体素子との高さを揃える。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関し、特に、容量素子を有する半導体装置に適用して有効な技術に関するものである。

発振回路の負荷容量などとして用いられる素子として、導体膜同士の間に絶縁膜を介在させた構造を有する容量素子がある。容量素子の構造としては、半導体基板の主面に対して垂直な方向において、ポリシリコン膜上に絶縁膜を介して他のポリシリコン膜を積層したＰＩＰ（Poly-Insulator-Poly）容量素子が知られている。

また、不揮発性メモリの一つとして、ＦＥＴ（Field Effect Transistor）の構造を有し、ゲート電極と基板との間に形成されたＯＮＯ（Oxide Nitride Oxide）膜に電荷を蓄積することで情報を記憶するＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）メモリが知られている。また、ＭＯＮＯＳメモリには、メモリセルの選択用に用いられる選択ゲート電極と、当該選択ゲートに絶縁膜を介して隣接して形成され、情報の記憶用に用いられるメモリゲート電極とを有する、スプリットゲート型の不揮発性メモリがある。

特許文献１（特開平５−２２６６６２号公報）には、半導体基板上に並べた二つのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）からなる不揮発性記憶装置を形成することが記載されている。ここでは、半導体基板上に二つのゲート電極を形成した後、それらのゲート電極同士の間に絶縁膜を埋め込むことが記載されている。ただし、このような構造を容量素子に用いることは示唆されておらず、また、上記二つのゲート電極のうち一方はフローティングゲートであるため、上記構造を容量素子として用いることはできない。

特許文献２（特開平６−２３２４０７号公報）には、二つのＭＯＳＦＥＴを直列に接続して一つのＭＯＳＦＥＴの機能を持たせることが記載されている。ここでは、半導体基板上に二つのゲート電極を形成した後、それらのゲート電極同士の間に絶縁膜を埋め込むことが記載されている。ただし、ゲート電極間に絶縁膜を埋め込む場合、当該ゲート電極間の距離をある程度大きくする必要があるため、特許文献２に記載の方法で形成した構造を容量素子に応用したとしてもその容量は小さいものとなる。

特開平５−２２６６６２号公報 特開平６−２３２４０７号公報

半導体基板上には、容量素子の他に、ＦＥＴまたは不揮発性メモリなどの半導体素子を形成することが考えられる。しかし、これらの複数の種類の素子を同一基板上に混載しようとすると、容量素子と、その他のＦＥＴなどの素子との高さの差に起因して、これらの素子を覆う層間膜の上面の平坦化が困難になり、リソグラフィの精度の悪化などの問題が生じる。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

一実施の形態である半導体装置は、半導体基板の主面に沿って延在し、互いに絶縁されて隣り合う複数の導体膜により容量素子を構成するものである。

本願において開示される一実施の形態によれば、同一基板上の素子同士の高さを揃えることができ、高さの差に起因するプロセス上の様々な問題を回避でき、ひいては半導体装置の信頼性を向上させることができる。

本発明の一実施の形態である半導体装置を示す平面レイアウトである。 本発明の一実施の形態である半導体装置を示す断面図である。 本発明の一実施の形態である半導体装置の製造方法を示す断面図である。 図３に続く半導体装置の製造方法を示す断面図である。 図４に続く半導体装置の製造方法を示す断面図である。 図５に続く半導体装置の製造方法を示す断面図である。 図６に続く半導体装置の製造方法を示す断面図である。 図７に続く半導体装置の製造方法を示す断面図である。 図８に続く半導体装置の製造方法を示す断面図である。 図９に続く半導体装置の製造方法を示す断面図である。 図１０に続く半導体装置の製造方法を示す断面図である。 図１１に続く半導体装置の製造方法を示す断面図である。 本発明の一実施の形態である半導体装置の変形例を示す平面レイアウトである。 本発明の一実施の形態である半導体装置の変形例を示す平面レイアウトである。 本発明の一実施の形態である半導体装置の変形例を示す平面レイアウトである。 本発明の一実施の形態である半導体装置の変形例を示す断面図である。 比較例である半導体装置を示す断面図である。 比較例である半導体装置の製造方法を示す断面図である。 図１８に続く半導体装置の製造方法を示す断面図である。

以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするために部分的にハッチングを付す場合がある。

なお、本願でいう高さとは、半導体基板の主面に対して垂直な方向において、半導体基板の主面から、対象の膜または素子の上面までの距離をいうものである。

本実施の形態の半導体装置は、半導体基板上に形成する容量素子の高さを、他の半導体素子の高さと揃えることにより、半導体装置の信頼性を向上させるものである。

以下に、本実施の形態の半導体装置の構造を、図１および図２を用いて説明する。図１は、本実施の形態の半導体装置を示す平面レイアウトであり、図２は、本実施の形態の半導体装置を示す断面図である。図２の中央に示す容量素子を形成した領域の図は、図１のＡ−Ａ線における断面図である。

図１には、半導体基板（図示しない）上に配置され、半導体基板の主面に沿う第２方向に延在する複数のポリシリコン膜Ｐ１（第１導体膜）、および第２方向に延在する複数のポリシリコン膜Ｐ２（第２導体膜）からなる容量素子ＣＰＤの平面レイアウトを示している。図１に示すように、第２方向に直交する方向であって、半導体基板の主面に沿う第１方向において、ポリシリコン膜Ｐ１、Ｐ２は交互に並んで配置されている。つまり、第１方向において、隣り合うポリシリコン膜Ｐ１同士の間にポリシリコン膜Ｐ２が配置されており、隣り合うポリシリコン膜Ｐ２同士の間にポリシリコン膜Ｐ１が配置されている。

対向するポリシリコン膜Ｐ１の側壁およびポリシリコン膜Ｐ２の側壁の間には、ポリシリコン膜Ｐ１側から順にポリシリコン膜Ｐ２側に向かって酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を積層した積層膜であるＯＮＯ膜（第１ＯＮＯ膜）ＭＦが形成されている。なお、図１にはＯＮＯ膜ＭＦの形状を示していない。

ポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面には、ポリシリコン膜Ｐ１、Ｐ２のそれぞれに所定の電位を供給するための導電体であるコンタクトプラグＣＰが接続されている。コンタクトプラグＣＰは、例えば主にＷ（タングステン）膜からなる。コンタクトプラグＣＰは、ここではポリシリコン膜Ｐ１、Ｐ２のそれぞれの長手方向（第２方向）の一方の端部の上面に電気的に接続されている。

また、半導体基板（図示しない）に電位を供給するためのコンタクトプラグが、第１方向において容量素子ＣＰＤの横に設けられている。ただし図１には、図２に示すコンタクトプラグＣＰであって、第１方向において容量素子ＣＰＤの横に設けられ、半導体基板ＳＢに電気的に接続されたコンタクトプラグＣＰを示していない。

図１および図２に示すように、容量素子ＣＰＤの第１方向における端部のポリシリコン膜Ｐ２は、ポリシリコン膜Ｐ１の側壁にＯＮＯ膜ＭＦを介してサイドウォール状に形成された膜であり、他のポリシリコン膜Ｐ２よりも第１方向における幅が狭い。

図２に示す断面図では、図の左側にＭＯＮＯＳメモリＱ１を形成した領域を示し、図の中央に容量素子ＣＰＤを形成した領域を示し、図の右側にｎチャネル型の低耐圧ＭＯＳＦＥＴＱ２を形成した領域を示している。ＭＯＮＯＳメモリＱ１、容量素子ＣＰＤおよび低耐圧ＭＯＳＦＥＴＱ２はいずれも同一の半導体基板ＳＢ上に設けられた半導体素子である。半導体基板ＳＢは、例えば単結晶シリコンからなる。なお、ＭＯＮＯＳメモリＱ１および低耐圧ＭＯＳＦＥＴＱ２は、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））が打ち込まれて形成されたｐ型のウエル上に形成されている。また、容量素子ＣＰＤは、半導体基板ＳＢの上面にｎ型の不純物（例えばヒ素（Ａｓ））が打ち込まれて形成されたｎ型のウエル上に形成されている。

まず、図２の左側に示すＭＯＮＯＳメモリＱ１について説明する。図２の左側の断面図において、半導体基板ＳＢ上には、ゲート絶縁膜ＧＦ１を介してコントロールゲート電極ＣＧが形成されている。コントロールゲート電極ＣＧの両側の側壁には、ＯＮＯ膜（第２ＯＮＯ膜）ＭＦを介して、メモリゲート電極ＭＧが形成されている。メモリゲート電極ＭＧは自己整合的に形成され、サイドウォール状の形状を有している。メモリゲート電極ＭＧの直下には、半導体基板ＳＢとの間にＯＮＯ膜ＭＦが介在しており、メモリゲート電極ＭＧおよび半導体基板ＳＢ間、ならびにメモリゲート電極ＭＧおよびコントロールゲート電極ＣＧ間のそれぞれに形成されたＯＮＯ膜ＭＦは、一体となって連続的に形成されている。つまり、ＯＮＯ膜ＭＦはメモリゲート電極ＭＧの側壁および底面を覆うように形成され、その断面形状はＬ字型となっている。

ＯＮＯ膜ＭＦは半導体基板ＳＢの上面から上方に向かって酸化シリコン膜（第１酸化シリコン膜）Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜（第２酸化シリコン膜）Ｘ２を順に形成した積層膜からなる。したがって、互いに隣接するメモリゲート電極ＭＧおよびコントロールゲート電極ＣＧ間においては、コントロールゲート電極ＣＧ側からメモリゲート電極ＭＧ側に向かって順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２が形成されている。メモリゲート電極ＭＧの側壁であって、コントロールゲート電極ＣＧと隣接しない方の側壁には、サイドウォールＳＷが自己整合的に形成されている。酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２のそれぞれの膜厚は、例えば６ｎｍである。また、第１方向におけるメモリゲート電極ＭＧの幅は、例えば５０ｎｍである。

ゲート絶縁膜ＧＦ１は、例えば酸化シリコン膜からなる絶縁膜である。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばポリシリコン膜からなる。窒化シリコン膜Ｎ１は、ＭＯＮＯＳメモリＱ１を動作させる際に、電荷蓄積膜として機能する絶縁膜である。サイドウォールＳＷは、例えば酸化シリコン膜を含む絶縁膜である。

メモリゲート電極ＭＧの直下およびコントロールゲート電極ＣＧの直下の半導体基板ＳＢの上面は、ＭＯＮＯＳメモリＱ１の動作時にチャネル領域となる領域であり、半導体基板ＳＢの主面には、第１方向（図２の断面および半導体基板ＳＢの主面に沿う方向）において当該チャネル領域を挟むように一対のソース・ドレイン領域が形成されている。一対のソース・ドレイン領域のそれぞれは、例えばヒ素（Ａｓ）が打ち込まれたｎ型の半導体層であるエクステンション領域ＥＸと、例えばヒ素（Ａｓ）がエクステンション領域ＥＸよりも高い濃度で打ち込まれた半導体層である拡散層ＤＦとからなる。エクステンション領域ＥＸは拡散層ＤＦよりも上記チャネル領域に近い領域に、拡散層ＤＦよりも浅い接合深さで形成されている。

このように、ソース・ドレイン領域は、不純物濃度が比較的高い拡散層ＤＦと、不純物濃度が拡散層ＤＦよりも低いエクステンション領域ＥＸとを有するＬＤＤ（Lightly Doped Drain）構造を有している。ここでは、エクステンション領域ＥＸは、主にサイドウォールＳＷの直下の半導体基板ＳＢの上面に形成され、拡散層ＤＦはメモリゲート電極ＭＧ、コントロールゲート電極ＣＧ、ＯＮＯ膜ＭＦおよびサイドウォールＳＷから露出する半導体基板ＳＢの上面に形成されている。

ＭＯＮＯＳメモリＱ１は、記憶用のメモリゲート電極ＭＧ、選択用のコントロールゲート電極ＣＧ、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１およびソース・ドレイン領域を含み、電界効果トランジスタの形状を有するスプリットゲート型の不揮発性メモリである。ＭＯＮＯＳメモリは、メモリゲート電極ＭＧの直下の窒化シリコン膜Ｎ１中に電荷を蓄積することで情報を記憶することができる。窒化シリコン膜Ｎ１へ電荷を出し入れする方法には、以下の２通りがある。一つは、メモリゲート電極ＭＧの下の窒化シリコン膜Ｎ１の全面に、トンネル電流で電子を出し入れすることにより書き込み、消去を行なう方法であり、もう一つはホットキャリアを用いる方法である。図２には、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧを形成した構造を示しているが、情報として電荷を蓄積するＯＮＯ膜ＭＦは、コントロールゲート電極ＣＧの一方の側壁のメモリゲート電極ＭＧの直下のＯＮＯ膜ＭＦのみであってもよく、また、コントロールゲート電極ＣＧの両方の側壁のメモリゲート電極ＭＧの直下のＯＮＯ膜ＭＦのそれぞれであってもよい。

次に、図２の中央に示す容量素子ＣＰＤについて説明する。図２の中央の断面図において、半導体基板ＳＢ上には、絶縁膜ＩＦ１を介して形成されたポリシリコン膜Ｐ１が、第１方向に複数並んで配置されている。また、半導体基板ＳＢ上には、ＯＮＯ膜ＭＦを介して形成されたポリシリコン膜Ｐ２が、第１方向に複数並んで配置されている。それぞれのポリシリコン膜Ｐ１は第２方向（図２の奥行き方向）に延在する膜であり、コントロールゲート電極ＣＧおよび後述するゲート電極ＧＥと同層の膜である。それぞれのポリシリコン膜Ｐ２は第２方向に延在する膜であり、メモリゲート電極ＭＧと同層の膜である。また、ＭＯＮＯＳメモリＱ１に形成されたＯＮＯ膜ＭＦと、容量素子ＣＰＤに形成されたＯＮＯ膜ＭＦとは同層の膜である。

ポリシリコン膜Ｐ１、Ｐ２は、図１を用いて説明したように、第１方向において交互に一つずつ配置されており、隣り合うポリシリコン膜Ｐ１、Ｐ２間にはＯＮＯ膜ＭＦが介在している。ＯＮＯ膜ＭＦは半導体基板ＳＢの上面から上方に向かって酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２を順に形成した積層膜からなる。したがって、互いに隣接するポリシリコン膜Ｐ１、Ｐ２間においては、ポリシリコン膜Ｐ１側からポリシリコン膜Ｐ２側に向かって順に酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２が形成されている。

第１方向に交互に並び、ＯＮＯ膜ＭＦにより互いに絶縁されたポリシリコン膜Ｐ１、Ｐ２により容量素子ＣＰＤが構成されている。なお、後述するように、容量素子ＣＰＤは、半導体基板ＳＢと、ポリシリコン膜Ｐ１またはＰ２のいずれか一方との間に容量を発生させることで、容量素子を構成することもできる。つまり、容量素子ＣＰＤは少なくとも半導体基板ＳＢの上のポリシリコン膜Ｐ１、Ｐ２を有し、このポリシリコン膜Ｐ１、Ｐ２間に容量を発生させることで使用することができる素子であり、さらに、半導体基板ＳＢとの間で容量を発生させることで、より大きな容量を得ることができる素子である。

第１方向における容量素子の両端部には、自己整合的に形成されたサイドウォール状のポリシリコン膜Ｐ２が形成されている。後述するように、ポリシリコン膜Ｐ２およびメモリゲート電極ＭＧは同一のポリシリコン膜を同一のエッチング工程により自己整合的に形成した同層の膜であるため、それぞれの形状は同様の形状となっている。

したがって、第１方向におけるメモリゲート電極ＭＧの幅、すなわちメモリゲート電極ＭＧのゲート長と、第１方向における容量素子の端部のサイドウォール状のポリシリコン膜Ｐ２の第１方向の幅とは、同一の大きさとなっている。上述したように第１方向におけるメモリゲート電極ＭＧの幅は５０ｎｍである場合、同方向におけるサイドウォール状のポリシリコン膜Ｐ２の幅は５０ｎｍである。また、メモリゲート電極ＭＧと同様に、容量素子ＣＰＤの端部のサイドウォール状のポリシリコン膜Ｐ２の底面と、当該ポリシリコン膜Ｐ２の側壁であってポリシリコン膜Ｐ１と隣接する方の側壁は、Ｌ字型の断面形状を有するＯＮＯ膜ＭＦにより連続的に覆われている。

また、上記サイドウォール状のポリシリコン膜Ｐ２以外のポリシリコン膜Ｐ２、すなわち第１方向における容量素子ＣＰＤの端部以外に形成されたポリシリコン膜Ｐ２は、隣り合うポリシリコン膜Ｐ１間を完全に埋めるように形成されており、第１方向に沿う断面において矩形の形状を有している。上記した矩形のポリシリコン膜Ｐ２と、当該ポリシリコン膜Ｐ２に隣り合うポリシリコン膜Ｐ１との間には、当該ポリシリコン膜Ｐ２の底面から連続的に形成されたＯＮＯ膜ＭＦが形成されている。したがって、二つのポリシリコン膜Ｐ１に挟まれたポリシリコン膜Ｐ２の両側の側壁および底面は、Ｕ字型の断面形状を有するＯＮＯ膜ＭＦにより覆われている。

複数のポリシリコン膜間を絶縁膜で隔てて容量素子を形成する場合、当該絶縁膜には例えば酸化シリコン膜を用いることが考えられるが、ここではＯＮＯ膜ＭＦを介在させてポリシリコン膜Ｐ１、Ｐ２を互いに絶縁させることにより、高耐圧かつ大容量の容量素子ＣＰＤを形成することを可能としている。つまり、ＯＮＯ膜ＭＦを構成する窒化シリコン膜Ｎ１は酸化シリコン膜よりも誘電率が高いため酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）が小さい。よって、ＯＮＯ膜ＭＦの酸化膜換算膜厚を、酸化シリコン膜のみを絶縁膜に用いた場合と同じとすると、窒化シリコン膜Ｎ１の物理的な膜厚を大きくすることができる。このため、ポリシリコン膜Ｐ１、Ｐ２間をＯＮＯ膜ＭＦで絶縁することで、ポリシリコン膜Ｐ１、Ｐ２間の耐圧を高めることができ、かつ、容量素子ＣＰＤの容量が低下すること防ぐことができる。

具体的に、容量素子のポリシリコン間の絶縁に、膜厚が１５ｎｍの酸化シリコン膜のみを用いた場合と、それぞれ５ｎｍの膜厚を有する酸化シリコン膜Ｘ１、Ｘ２および１０ｎｍの膜厚を有する窒化シリコン膜Ｎ１からなるＯＮＯ膜ＭＦを用いた場合とを比較してみる。このとき、それぞれの場合で酸化膜換算膜厚はほぼ同じであるため、容量素子の容量は変わらないが、物理的膜厚はＯＮＯ膜ＭＦの方が厚いため、ＯＮＯ膜ＭＦを用いた容量素子は高耐圧となる。

ここでは、ポリシリコン膜Ｐ１と、上記した矩形の断面形状を有するポリシリコン膜Ｐ２とのそれぞれの第１方向における幅は、例えば７０〜８０ｎｍとする。隣り合うポリシリコン膜Ｐ１間に形成されたポリシリコン膜Ｐ２の第１方向の幅は、上記サイドウォール状のポリシリコン膜Ｐ２の第１方向における幅の２倍以下の大きさである。

上記したサイドウォール状のポリシリコン膜Ｐ２の一方の側壁であって、ポリシリコン膜Ｐ１に隣接しない方の側壁には、サイドウォールＳＷが自己整合的に形成されている。サイドウォールＳＷは、例えば酸化シリコン膜を含む絶縁膜である。ＭＯＮＯＳメモリＱ１と同様に、容量素子ＣＰＤの横の半導体基板ＳＢの上面には、エクステンション領域ＥＸおよび拡散層ＤＦが形成されている。エクステンション領域ＥＸおよび拡散層ＤＦはいずれもｎ型の半導体層であり、拡散層ＤＦの方がエクステンション領域ＥＸよりもｎ型の不純物（例えばＡｓ（ヒ素））の濃度が高い。

なお、容量素子ＣＰＤが形成されている領域の近傍の半導体基板ＳＢの上面にはｎ型のウエルが形成されているため、ＭＯＮＯＳメモリＱ１と異なり、半導体基板ＳＢの上面と、拡散層ＤＦおよびエクステンション領域ＥＸとの間にＰＮ接合は形成されない。容量素子ＣＰＤが形成されている領域において、半導体基板ＳＢの上面のウエルには、コンタクトプラグＣＰ、シリサイド層Ｓ１、拡散層ＤＦおよびエクステンション領域ＥＸを介して電位が供給されることで、半導体基板ＳＢと、ポリシリコン膜Ｐ１、Ｐ２のいずれか一方との間においても容量を発生させることができる。

容量素子ＣＰＤは、半導体基板ＳＢの主面に沿う方向において、近接する複数の導体膜からなる横型の容量素子である。つまり、半導体基板ＳＢ上において、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの直上または直下に、容量素子ＣＰＤを構成する導体膜は形成されていない。このため容量素子ＣＰＤの高さは、ＭＯＮＯＳメモリＱ１および低耐圧ＭＯＳＦＥＴＱ２のそれぞれの高さと同じである。

次に、図２の右側に示す低耐圧ＭＯＳＦＥＴＱ２について説明する。図２の右側の断面図において、半導体基板ＳＢ上には、ゲート絶縁膜ＧＦ２を介してゲート電極ＧＥが形成されている。低耐圧ＭＯＳＦＥＴＱ２は、ＯＮＯ膜ＭＦおよびメモリゲート電極ＭＧが無い点以外は、上述したＭＯＮＯＳメモリＱ１と同様の構造を有している。つまり、ゲート電極ＧＥの側壁にはサイドウォールＳＷを有しており、第１方向においてゲート電極ＧＥの横の半導体基板ＳＢの主面には、ｎ型の半導体層である拡散層ＤＦおよびエクステンション領域ＥＸからなるソース・ドレイン領域が形成されている。

低耐圧ＭＯＳＦＥＴＱ２はゲート電極ＧＥおよび上記ソース・ドレイン領域を含み、ＭＯＮＯＳメモリＱ１などの高耐圧素子よりも低い電圧で駆動する電界効果トランジスタである。例えば、低耐圧ＭＯＳＦＥＴＱ２は、半導体装置のコア部のロジック回路、スイッチング回路などに用いられる。

コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１、Ｐ２、ゲート電極ＧＥおよび拡散層ＤＦのそれぞれの上面には、例えばＣｏＳｉ（コバルトシリサイド）からなるシリサイド層Ｓ１が形成されている。また、半導体基板ＳＢ上には、ＭＯＮＯＳメモリＱ１、容量素子ＣＰＤ、低耐圧ＭＯＮＯＳメモリＱ２およびシリサイド層Ｓ１を覆うように、エッチングストッパ膜ＥＳおよび層間絶縁膜Ｌ１が形成されている。層間絶縁膜Ｌ１の上面は、ＭＯＮＯＳメモリＱ１、容量素子ＣＰＤおよび低耐圧ＭＯＮＯＳメモリＱ２のそれぞれの形成領域の上部において、平坦化された均一な高さを有している。すなわち、層間絶縁膜Ｌ１の上面と、半導体基板ＳＢの主面との距離は、ＭＯＮＯＳメモリＱ１、容量素子ＣＰＤまたは低耐圧ＭＯＮＯＳメモリＱ２を形成したいずれの領域においても一定であり、層間絶縁膜Ｌ１の上面に凹凸または高低差は無い。

層間絶縁膜Ｌ１には、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳのそれぞれの上面から下面を貫通して、各シリサイド層Ｓ１の上面を露出するコンタクトホールが形成されている。複数のコンタクトホールのそれぞれの内部には、例えばＴｉ（チタン）を含むバリア導体膜を介して、例えばＷ（タングステン）からなる主導体膜が形成され、当該バリア導体膜および主導体膜からなるコンタクトプラグＣＰが形成されている。コンタクトホールを完全に埋め込んでいるコンタクトプラグＣＰは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１、Ｐ２、ゲート電極ＧＥおよび拡散層ＤＦのそれぞれに所定の電位を供給するために形成された導電体である。エッチングストッパ膜ＥＳは例えば窒化シリコン膜からなり、層間絶縁膜Ｌ１は、例えば酸化シリコン膜からなる。

層間絶縁膜Ｌ１上には、例えば酸化シリコン膜よりも誘電率が低いＬｏｗ−ｋ膜であるＳｉＯＣ膜などからなる層間絶縁膜Ｌ２が形成されている。層間絶縁膜Ｌ２には、層間絶縁膜Ｌ２の上面から下面を貫通し、層間絶縁膜Ｌ１の上面およびコンタクトプラグＣＰの上面を露出する配線溝が複数形成されており、各配線溝内には、主にＣｕ（銅）からなる配線Ｗ１が完全に埋め込まれて形成されている。

配線Ｗ１は、上記配線溝の側壁および底面に形成された、例えばＴａ（タンタル）を含むバリア導体膜と、配線溝内に当該バリア導体膜を介して形成されたＣｕ（銅）膜からなる、所謂シングルダマシン配線である。配線Ｗ１はその底部がコンタクトプラグＣＰに接続されており、コンタクトプラグＣＰを介して、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１、Ｐ２、ゲート電極ＧＥおよび拡散層ＤＦのそれぞれに所定の電位を供給する役割を有している。

なお、図２に示していない領域において、ポリシリコン膜Ｐ１、Ｐ２、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧおよびゲート電極ＧＥのそれぞれの上部には、シリサイド層Ｓ１を介してコンタクトプラグＣＰおよび配線Ｗ１が形成されている。図示は省略しているが、配線Ｗ１上には、さらに複数の層間絶縁膜と、当該複数の層間絶縁膜のそれぞれに形成された溝内または孔内に埋め込まれた複数の配線を含む配線層が積層されている。本願では、層間絶縁膜Ｌ２および配線Ｗ１のように、層間絶縁膜および当該層間絶縁膜と同じ高さに形成された配線とを含む層を配線層と呼ぶ。配線層は、下地である層間絶縁膜Ｌ１の上面に沿って形成されている。

以上に本実施の形態の半導体装置を説明したが、ＭＯＮＯＳメモリＱ１は上記のように、コントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧを有する構造ではなく、コントロールゲート電極ＣＧの両側の側壁のうち、一方の側壁に隣接するＯＮＯ膜ＭＦおよびメモリゲート電極ＭＧが無い構造であってもよい。つまり図１６を用いて後述するように、メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの少なくとも一方の側壁にＯＮＯ膜ＭＦを介して形成されていればよい。この場合、メモリゲート電極ＭＧが接していない方のコントロールゲート電極ＣＧの側壁にはサイドウォールＳＷが形成される。

また、第１方向における容量素子ＣＰＤの両端のサイドウォール状のポリシリコン膜Ｐ２は無くてもよい。この場合、第１方向における容量素子ＣＰＤの両端にはポリシリコン膜Ｐ１が形成され、その側壁にはＯＮＯ膜ＭＦではなくサイドウォールＳＷが形成されることとなる。

また、ここでは半導体基板ＳＢの上面の活性領域上に容量素子ＣＰＤを形成した構造について説明したが、容量素子ＣＰＤは半導体基板ＳＢの上面に形成された絶縁膜からなる素子分離領域の直上に形成されていてもよい。

以下に、本実施の形態の半導体装置の効果を、比較例の半導体装置を示す図１７を用いて説明する。図１７は、ＭＯＮＯＳメモリおよび容量素子を含む比較例の半導体装置を示す断面図であり、図の左側にＭＯＮＯＳメモリを示し、図の右側に容量素子を示している。

半導体基板上に、互いに絶縁膜を介して近接する２種類の導体膜を形成し、当該導体膜同士の間に生じる容量を利用する容量素子を形成する場合、容量素子の構造としては、例えば、半導体基板上に、半導体基板の主面に沿う方向に延在する導体膜を形成し、その導体膜上に、絶縁膜を介して、半導体基板の主面に沿う方向に延在する導体膜をさらに形成することが考えられる。このような比較例の構造を、図１７に示す。なお、図１７の左側に示すＭＯＮＯＳメモリＱ１は、図２に示すＭＯＮＯＳメモリＱ１と同様の構造を有している。

図１７に示すように、容量素子ＣＰＤａは、半導体基板ＳＢの主面と平行な面状に広がり、図１７の断面の横方向および奥行き方向に延在するポリシリコン膜Ｐ１ａ、Ｐ２ａを有している。半導体基板ＳＢ上に絶縁膜ＩＦ１を介して形成されたポリシリコン膜Ｐ１ａの直上には、順に積層された酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２からなるＯＮＯ膜ＭＦを介してポリシリコン膜Ｐ２ａが形成されている。比較例の容量素子ＣＰＤａは、上記のように、半導体基板ＳＢの主面に対して垂直な方向（上下方向）において向かい合い、互いに絶縁されたポリシリコン膜Ｐ１ａ、Ｐ２ａ間に容量を生じさせる素子である。

このように、容量素子ＣＰＤａは導体膜の積層構造を有するため、容量素子の高さ、すなわち半導体基板ＳＢの主面に対して垂直な方向における、半導体基板ＳＢの主面から容量素子ＣＰＤａの最上面までの距離は、半導体基板ＳＢの主面からポリシリコン膜Ｐ１ａの最上面までの高さではなく、半導体基板ＳＢの主面からポリシリコン膜Ｐ２ａの最上面までの高さとなる。ここで、ポリシリコン膜Ｐ１ａの上面の高さと、ポリシリコン膜Ｐ２ａの高さには、距離Ｈ１の差がある。なお、ここではポリシリコン膜Ｐ２ａの上面に形成されたシリサイド層Ｓ１を含めた構造体の高さをポリシリコン膜Ｐ２ａの高さとする。

ＯＮＯ膜ＭＦは、ポリシリコン膜Ｐ１ａの上面、側壁および半導体基板ＳＢの上面のそれぞれの面に沿って、連続的に形成されている。同様に、ポリシリコン膜Ｐ２ａは、ポリシリコン膜Ｐ１ａの上面、側壁および半導体基板ＳＢの上面のそれぞれの面に沿って、ＯＮＯ膜ＭＦ上に形成されている。ポリシリコン膜Ｐ２ａの側壁には、サイドウォールＳＷが形成されており、ポリシリコン膜Ｐ１ａの横のポリシリコン膜Ｐ２ａの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、ポリシリコン膜Ｐ１ａの直上のポリシリコン膜Ｐ２ａの上面にも、シリサイド層Ｓ１が形成されている。

ここでは、ポリシリコン膜Ｐ２ａの表面であって、ポリシリコン膜Ｐ１ａの側壁の近傍の上面および側壁は、サイドウォールＳＷおよび絶縁膜ＩＦ２により覆われており、シリサイド層Ｓ１は形成されていない。このようにポリシリコン膜Ｐ２ａの一部の表面にシリサイド層Ｓ１が形成されることを防いでいるのは、ポリシリコン膜Ｐ２ａが折れ曲がる領域、すなわち角部において、ポリシリコン膜Ｐ２ａの表面は曲線上に曲がっており、このように曲がった領域にシリサイド層Ｓ１を形成することは、不良が発生する原因となるためである。

絶縁膜ＩＦ２は例えば酸化シリコン膜からなり、ポリシリコン膜Ｐ１ａの上方のポリシリコン膜Ｐ２ａの端部の上面と、ポリシリコン膜Ｐ１ａの側壁に沿うポリシリコン膜Ｐ２ａの側壁とを連続的に覆うように形成されている。絶縁膜ＩＦ２は、例えば半導体基板ＳＢの主面にｎ型またはｐ型の不純物を打ち込んだ半導体層からなる抵抗素子を形成した場合に、当該抵抗素子の上面の一部にシリサイド層が形成されて抵抗素子の低効率が低下することを防ぐために、抵抗素子の上面の一部を覆うことにも使用される膜である。

容量素子ＣＰＤａは、エッチングストッパ膜ＥＳおよび層間絶縁膜Ｌ１により覆われており、複数のコンタクトプラグＣＰが層間絶縁膜を貫通して形成され、ポリシリコン膜Ｐ１ａ、Ｐ２ａおよび半導体基板ＳＢにシリサイド層Ｓ１を介して電気的に接続されている。なお、ポリシリコン膜Ｐ１ａは、図１７の奥行き方向においてポリシリコン膜Ｐ２ａよりも長い幅を有しており、その端部が平面視においてポリシリコン膜Ｐ２ａから露出している。このように露出したポリシリコン膜Ｐ１ａの上面にはシリサイド層Ｓ１（図示しない）が形成されており、その上面にはコンタクトプラグＣＰ（図示しない）が接続されている。ここで、ポリシリコン膜Ｐ１ａの上面であって、ポリシリコン膜Ｐ２ａに覆われている領域にはシリサイド層Ｓ１は形成されていない。

層間絶縁膜Ｌ１上には、図２に示す半導体装置と同様に、層間絶縁膜Ｌ２および配線Ｗ１が形成されている。また、図示は省略しているが、配線Ｗ１上には複数の配線を含む配線層が積層されている。ここで、図１７の左側のＭＯＮＯＳメモリＱ１を覆う層間絶縁膜Ｌ１の上面の高さよりも、図１７の右側の容量素子ＣＰＤａを覆う層間絶縁膜Ｌ１の上面の高さの方が高くなっており、それらの層間絶縁膜Ｌ１を貫通するコンタクトプラグも高さに差（距離Ｈ２）が生じている。このため、層間絶縁膜Ｌ１上の層間絶縁膜Ｌ２および配線Ｗ１のそれぞれの高さも、ＭＯＮＯＳメモリＱ１の直上と容量素子ＣＰＤａの直上とで同様の差（距離Ｈ２）が生じている。

これは、ＭＯＮＯＳメモリＱ１と、ＭＯＮＯＳメモリＱ１よりも距離Ｈ１だけ高さが高い容量素子ＣＰＤａとのそれぞれの上に同じ膜厚のエッチングストッパ膜ＥＳおよび層間絶縁膜Ｌ１を形成しているためである。層間絶縁膜Ｌ１は、形成後にその上面をＣＭＰ（Chemical Mechanical Polishing）法などを用いて平坦化されるが、層間絶縁膜Ｌ１の上面の高低差が大き過ぎる場合、平坦化工程により層間絶縁膜Ｌ１の上面を完全に平坦化して半導体基板ＳＢの主面と並行にすることは困難である。

上記のように、ポリシリコン膜Ｐ２ａがポリシリコン膜Ｐ１ａ上に形成されているために、素子の高さはＭＯＮＯＳメモリＱ１より容量素子ＣＰＤａの方が高い。このため、ＭＯＮＯＳメモリＱ１が形成された領域に比べて、容量素子ＣＰＤａが形成された領域の方が、層間絶縁膜Ｌ１、Ｌ２、コンタクトプラグＣＰおよび配線Ｗ１の高さが高くなる。図示はしていないが、同様に、図２に示す低耐圧ＭＯＳＦＥＴＱ２のようなＭＯＳＦＥＴが形成されている場合も、当該ＭＯＳＦＥＴが形成された領域の直上の層間絶縁膜の上面より、容量素子ＣＰＤａが形成された領域の直上の層間絶縁膜Ｌ１の上面の方が距離Ｈ２だけ高くなる。距離Ｈ２は、上記平坦化工程により距離Ｈ１よりも小さくなっていることが考えられるが、ここではＨ１およびＨ２は同じ大きさであるものとする。

上記の理由により層間絶縁膜Ｌ１の上面が平坦化されずに凹凸が生じると、その後の製造プロセスの精度が低下し、難易度が上昇する。例えば、容量素子ＣＰＤａの高さが、同一半導体基板ＳＢ上のＭＯＮＯＳメモリＱ１または他のＭＯＳＦＥＴなどの高さよりも高いことにより、容量素子ＣＰＤａの近傍を覆う層間絶縁膜Ｌ１の膜厚が大きくなるため、容量素子ＣＰＤａの近傍に形成して半導体基板ＳＢを露出するコンタクトホールの上下方向の長さが長くなる。

この場合、コンタクトホールの直径を、ＭＯＮＯＳメモリＱ１または他のＭＯＳＦＥＴなどの近傍のコンタクトホールの直径と同等に保とうとすると、容量素子ＣＰＤａの近傍ではコンタクトホールの直径に対してその上下方向の長さが長くなり、エッチング法によるコンタクトホールの形成が困難となる。コンタクトホールが適切に形成されなければ、半導体素子の導通不良が起こるなどして、半導体装置の信頼性が低下する問題が生じる。

また、上下方向に長く、直径が細いコンタクトホールを形成すると、コンタクトホール内の側壁に、上述したＴｉ（チタン）などからなるバリア導体膜を形成することが困難となり、また、タングステン膜を埋め込むことが困難になる。このようにコンタクトプラグＣＰを構成する膜の形成不良が生じると、半導体素子の導通不良の発生、または層間絶縁膜の低耐圧化などの問題が生じ、半導体装置の信頼性が低下する。

また、上記問題に対して、容量素子ＣＰＤａの近傍の層間絶縁膜Ｌ１の厚膜化に応じてコンタクトホールの直径を広げようとすると、コンタクトホール内に形成するコンタクトプラグＣＰの直径が大きくなるため、半導体装置の微細化が困難となる。また、コンタクトプラグＣＰを形成するために必要な金属の量が多くなるため、製造コストが増加する問題が生じる。

また、仮に層間絶縁膜Ｌ１の上面の全面に凹凸が形成されず高低差が生じなかったとしても、導体膜を積層する構造の容量素子を形成しようとすると、容量素子ＣＰＤａと、層間絶縁膜Ｌ１上の配線との耐圧を保つために、層間絶縁膜Ｌ１の厚さをある程度大きくする必要がある。つまり、容量素子ＣＰＤａの高さが高いと、その近傍の層間絶縁膜Ｌ１の膜厚も大きくしなければならないため、上記のように層間絶縁膜Ｌ１の上面から下面を貫通するコンタクトプラグＣＰの上下方向の長さが長くなる。したがって、コンタクトプラグＣＰの直径を大きくしなければ、コンタクトプラグＣＰの形成不良が発生する虞が高くなり、また、コンタクトプラグＣＰの直径を大きくすると、半導体装置の微細化が困難となり、製造コストが増加する問題が生じる。

また、上記のように層間絶縁膜Ｌ１の上面に高低差が生じると、層間絶縁膜Ｌ１上に形成する他の層間絶縁膜（例えば層間絶縁膜Ｌ２）に溝または貫通孔を形成するためのリソグラフィ工程において、露光時にフォトレジスト膜の全面に焦点を合わせることができず、リソグラフィの精度が低下する問題が生じる。つまり、上面に高低差がある層間絶縁膜Ｌ１上に形成する絶縁膜または配線などの加工精度が低下する。

また、上記のように層間絶縁膜Ｌ１の上面に凹凸があると、その上の層間絶縁膜（例えば層間絶縁膜Ｌ２）に形成した配線溝に金属膜を埋め込み、続いて当該層間絶縁膜上の余計な金属膜をＣＭＰ法などにより除去して、配線溝内を埋め込む金属膜からなる配線（例えば配線Ｗ１）を形成しようとしたとき、配線間で短絡が生じる虞がある。これは、上記凹凸により、層間絶縁膜Ｌ１上に形成した層間絶縁膜にも高低差が生じる結果、当該層間絶縁膜の上面の凹んだ領域に上記金属膜が残ることで、互いに絶縁されるべき配線同士が当該金属膜を介して一体となり短絡することに起因する。

上記の各種の問題は、導体膜を積層した構造を有する容量素子ＣＰＤａの高さが、他のＭＯＮＯＳメモリＱ１またはＭＯＳＦＥＴなどの高さよりも高いために生じるものである。したがって、容量素子および他の半導体素子の高さが一定の高さに揃っていれば、上記の問題の発生を防ぐことができる。

そこで、本実施の形態では、上下方向に導体膜を積層する構造ではなく、半導体基板の主面に沿う方向に、互いに絶縁膜を介して近接する複数の導体膜を有する容量素子を形成することで、容量素子と、同一基板上のＭＯＮＯＳメモリおよびＭＯＳＦＥＴなどの半導体素子との高さを均一にしている。すなわち、図２に示すように、容量素子ＣＰＤを構成するポリシリコン膜Ｐ１、Ｐ２のそれぞれの上方には、容量素子を構成する導体膜（例えばポリシリコン膜）は形成されておらず、容量素子ＣＰＤは半導体基板ＳＢの主面に沿う方向（第１方向）において絶縁膜（ＯＮＯ膜ＭＦ）を介して配置されたポリシリコン膜Ｐ１、Ｐ２により構成されている。

このため、コントロールゲート電極ＣＧおよびゲート電極ＧＥと同層の膜であるポリシリコン膜Ｐ１と、複数のポリシリコン膜Ｐ１間に埋め込まれたポリシリコン膜Ｐ２と、ポリシリコン膜Ｐ１の側壁に自己整合的に形成されたポリシリコン膜Ｐ２とからなる容量素子ＣＰＤは、ＭＯＮＯＳメモリＱ１および低耐圧ＭＯＳＦＥＴＱ２と同じ高さを有している。したがって、これらの半導体素子を覆うように半導体基板ＳＢ上に形成された層間絶縁膜Ｌ１の上面高さは、上記各半導体素子のそれぞれの形成領域の直上において均一であり、図１７の比較例に示すように、各半導体素子の形成領域によって高低差が生じることがない。

これにより、容量素子ＣＰＤの近傍の層間絶縁膜Ｌ１の膜厚はＭＯＮＯＳメモリＱ１または低耐圧ＭＯＳＦＥＴＱ２を形成した領域の層間絶縁膜Ｌ１の膜厚と同等になるため、容量素子ＣＰＤの近傍の層間絶縁膜Ｌ１の膜厚が過度に厚くなることに起因して、コンタクトホールおよびコンタクトプラグＣＰの形成が困難になることを防ぐことができる。したがって、コンタクトプラグＣＰの導通不良の発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。また、容量素子ＣＰＤの近傍に形成するコンタクトホールの直径を、ＭＯＮＯＳメモリＱ１または低耐圧ＭＯＳＦＥＴＱ２の近傍のコンタクトプラグの直径に合わせて小さくすることができ、半導体装置の微細化を容易にすることができる。

また、容量素子ＣＰＤの高さが他の半導体素子の高さと揃っているため、上記比較例の積層構造を有する容量素子に比べて、半導体基板ＳＢ上の層間絶縁膜Ｌ１の膜厚を薄くしても、容量素子ＣＰＤとその上の配線Ｗ１との間の耐圧を保つことができる。したがって、層間絶縁膜Ｌ１を厚膜化することを防ぐことができ、コンタクトプラグＣＰの上下方向の長さが長くなることを防ぐことができるため、コンタクトプラグＣＰの直径を大きくする必要がない。

また、層間絶縁膜Ｌ１の上面が、半導体基板ＳＢ上の全面に亘って均一となるため、層間絶縁膜Ｌ１の上面の凹凸に起因して、層間絶縁膜Ｌ１上に形成する膜を加工する際のフォトリソグラフィの露光精度が低下する問題、または配線Ｗ１の短絡が発生する問題の発生を防ぐことができる。これにより、配線層の形成精度が向上する。

以上に述べたように、本実施の形態では、層間絶縁膜Ｌ１の形成後の製造プロセスの精度が低下すること、および当該製造プロセスの難易度が上がることを防ぐことができるため、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、容量素子ＣＰＤを構成し、隣り合うポリシリコン膜Ｐ１同士の間の距離を過度に離し過ぎないことで、隣り合うポリシリコン膜Ｐ１間に一つのポリシリコン膜Ｐ２を埋め込んでいる。隣り合うポリシリコン膜Ｐ１同士の間が大きく離れている場合、各ポリシリコン膜Ｐ１の両側の側壁にサイドウォール状のポリシリコン膜Ｐ２が形成されることになるが、このような構造でも容量素子として使用することは可能である。

これに対し、本実施の形態では、ポリシリコン膜Ｐ１同士を近接させ、その間をポリシリコン膜Ｐ２により埋め込むことで、半導体基板ＳＢ上において容量素子ＣＰＤが占める面積を縮小することを可能としている。これにより、高い容量を発生させることができる容量素子を、小さい面積で形成することができるため、半導体装置を微細化することが可能となる。

なお、図１７に示すように導体膜を積層する場合に比べて、平面視における容量素子が占める面積が同等であれば、図１７に示す容量素子ＣＰＤａと図２に示す容量素子ＣＰＤとが蓄えることができる容量は同等となる。本実施の形態の容量素子ＣＰＤのように、第２方向に延在する導体膜を第１方向に並べて容量を発生させる素子では、要求される容量の大きさに応じる場合、ポリシリコン膜Ｐ１、Ｐ２の本数または第２方向の長さなどを変更することで対応が可能となる。

また、隣り合うポリシリコン膜Ｐ１間をポリシリコン膜Ｐ２により埋め込むため、当該ポリシリコン膜Ｐ１間の、対抗するＯＮＯ膜ＭＦ間の第１方向における距離は、同方向におけるサイドウォール状のポリシリコン膜Ｐ２の幅の２倍以下の大きさである必要がある。

また、図１７に示す比較例の容量素子ＣＰＤａでは、ポリシリコン膜Ｐ２ａに覆われたポリシリコン膜Ｐ１ａの上面にシリサイド層が形成されないため、ポリシリコン膜Ｐ１ａが高抵抗となる。この場合、高速動作が求められる半導体装置では、容量素子ＣＰＤａの応答性が悪くなる問題が生じる。この問題は、比較例の容量素子ＣＰＤａが、ポリシリコン膜Ｐ１ａの上面をポリシリコン膜Ｐ２ａにより覆った状態でシリサイド層Ｓ１を形成しているために生じるものである。

これに対し、本実施の形態では、図２に示すように第１方向に交互に並ぶポリシリコン膜Ｐ１、Ｐ２を形成しているため、容量素子ＣＰＤを構成するそれぞれのポリシリコン膜の上面が露出した状態でシリサイド層Ｓ１を形成することができる。このため、完成した容量素子ＣＰＤを構成するポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面の全面にシリサイド層Ｓ１を形成することができ、ポリシリコン膜Ｐ１、Ｐ２を低抵抗化することができる。これにより、高速動作が求められる場合であっても、容量素子ＣＰＤの応答性を高めることができる。

以下に、本実施の形態の半導体装置の製造方法を、図３〜図１２を用いて説明する。図３〜図１２は、本実施の形態の半導体装置の製造工程を説明する断面図である。図３〜図１２では、図の左側から順に、ＭＯＮＯＳメモリ形成領域（第１領域）１Ａおよび容量素子形成領域（第２領域）１Ｂを示している。

図２では半導体基板ＳＢ上にＭＯＳＦＥＴＱ２が形成されている場合について説明したが、以下の製造工程の説明では、ロジック回路などにおいて用いられるＭＯＳＦＥＴの製造工程の説明については省略する。本実施の形態の半導体装置は、半導体基板ＳＢ上に上記低耐圧ＭＯＳＦＥＴが形成されていてもよく、その製造工程は周知の方法を用いるものである。なお、上記低耐圧ＭＯＳＦＥＴのゲート電極は、後述するポリシリコン膜Ｐ１と同層の膜により形成する。

まず、図３に示すように、例えば単結晶シリコンからなる半導体基板ＳＢを準備する。続いて、半導体基板ＳＢの主面に溝を形成し、溝内に酸化シリコン膜などを埋め込むことにより、素子分離領域（図示しない）を形成する。素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）またはＬＯＣＯＳ（Local Oxidization of Silicon）であり、半導体基板上の各半導体素子を電気的に絶縁し、分離するために形成する絶縁領域である。その後、半導体基板ＳＢの主面にイオン注入法などにより不純物を打ち込み、ウエル（図示しない）を形成する。このとき、ＭＯＮＯＳメモリ形成領域１Ａでは、半導体基板ＳＢの上面にｐ型の不純物（例えばＢ（ホウ素））を打ち込むことでｐ型のウエルを形成し、容量素子形成領域１Ｂでは、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込むことでｎ型のウエルを形成する。このような打ち分けは、フォトリソグラフィ技術を用いて形成したフォトレジスト膜をマスクとして使用することで行う。

次に、図４に示すように、半導体基板ＳＢの主面上に、絶縁膜ＩＦ１およびポリシリコン膜Ｐ１を順次形成する。絶縁膜ＩＦ１は例えば酸化シリコン膜からなり、絶縁膜ＩＦ１およびポリシリコン膜Ｐ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成する。その後、フォトリソグラフィ技術を用い、イオン注入法により、ポリシリコン膜Ｐ１の一部にｎ型の不純物（例えばＡｓ（ヒ素））を打ち込む。

その後、フォトリソグラフィ技術により、フォトレジスト膜のパターンをポリシリコン膜Ｐ１上に形成した後、当該フォトレジスト膜をマスクとしたドライエッチング法により、ポリシリコン膜Ｐ１および絶縁膜ＩＦ１を一部除去することで、半導体基板ＳＢの上面を露出させる。これにより、ＭＯＮＯＳメモリ形成領域１Ａには、ポリシリコン膜Ｐ１からなるコントロールゲート電極ＣＧと、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＦ１とが形成される。

また、上記ドライエッチング法によりポリシリコン膜Ｐ１および絶縁膜ＩＦ１を加工することで、容量素子形成領域１Ｂの半導体基板ＳＢ上には、半導体基板ＳＢの主面に沿う方向であって、図４の奥行き方向（第２方向）に延在する複数のポリシリコン膜Ｐ１およびそれらの直下の絶縁膜ＩＦ１からなる積層パターンを形成する。容量素子形成領域１Ｂでは、ポリシリコン膜Ｐ１の延在方向（第２方向）に直交する方向であって、半導体基板ＳＢの主面に沿う方向（第１方向）に並べてポリシリコン膜Ｐ１および絶縁膜ＩＦ１からなる上記積層パターンを複数形成する。

次に、図５に示すように、例えばＣＶＤ法を用いて、半導体基板ＳＢの主面の全面上に、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２を順次形成する。ここでは、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１および酸化シリコン膜Ｘ２のそれぞれの膜厚は６ｎｍであり、ポリシリコン膜Ｐ２の膜厚は５０ｎｍである。これにより、絶縁膜ＩＦ１およびポリシリコン膜Ｐ１からなるパターンと、ゲート絶縁膜ＧＦ１およびコントロールゲート電極ＣＧからなるパターンのそれぞれの上面および側壁は、酸化シリコン膜Ｘ１により覆われる。酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２からなる積層膜は、ＯＮＯ膜ＭＦを構成している。

このとき、容量素子形成領域１Ｂの半導体基板ＳＢ上には複数のポリシリコン膜Ｐ１のパターンが形成されており、隣り合うポリシリコン膜Ｐ１同士の間の溝は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により埋め込まれる。ここでは、隣り合うポリシリコン膜Ｐ１同士の間の溝が、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により完全に埋め込まれる場合について説明するが、当該溝は完全に埋め込まれなくてもよい。つまり、隣り合うポリシリコン膜Ｐ１同士の間において、埋め込まれたポリシリコン膜Ｐ２の上面に凹部が形成され、当該凹部の底面の高さが、当該凹部を挟むポリシリコン膜Ｐ１の高さより低い位置に形成されていてもよい。

ただし、上記凹部の底面の高さ、すなわち、隣り合うポリシリコン膜Ｐ１同士の間のＯＮＯ膜ＭＦの最も低い上面から、ポリシリコン膜Ｐ２の最も低い上面までの距離は、第１方向に並ぶ複数のポリシリコン膜Ｐ１の外側に、半導体基板ＳＢの上面に沿って形成されたポリシリコン膜Ｐ２の膜厚よりも大きくする。

これは、当該凹部の底面の高さが低すぎると、図６を用いて後述するエッチング工程により、ポリシリコン膜Ｐ２を一部除去してＯＮＯ膜ＭＦの上面を露出させる際に、隣り合うポリシリコン膜Ｐ１同士の間のポリシリコン膜Ｐ２が二つに分離してしまうため、これを避けることが、半導体装置の微細化を容易にするために重要となるからである。すなわち、ポリシリコン膜Ｐ１およびポリシリコン膜Ｐ２は、後の工程により容量素子を構成する二種類の導体膜となるが、ポリシリコン膜Ｐ１間のポリシリコン膜Ｐ２が分離せず一体となっていれば、容量を低下させずに、より面積が小さい容量素子を形成することができる。したがって、図６を用いて後述するエッチング工程により、ポリシリコン膜Ｐ１間のＯＮＯ膜ＭＦが露出しない程度に、ポリシリコン膜Ｐ１間の距離を縮めて、隣り合うポリシリコン膜Ｐ１間をポリシリコン膜Ｐ２で埋め込む必要がある。

次に、図６に示すように、ドライエッチング法を用いてポリシリコン膜Ｐ２を一部除去し、酸化シリコン膜Ｘ２の上面を露出させる。異方性のドライエッチングにより、ポリシリコン膜Ｐ２をエッチバックすることで、コントロールゲート電極ＣＧおよびポリシリコン膜Ｐ１のそれぞれの側壁にのみポリシリコン膜Ｐ２を残す。これにより、隣り合うポリシリコン膜Ｐ１同士の間に埋め込まれたポリシリコン膜Ｐ２の上面の高さは、ポリシリコン膜Ｐ１の上面の高さとほぼ同様の高さとなる。

このとき、容量素子形成領域１Ｂのポリシリコン膜Ｐ１の側壁であって、他のポリシリコン膜Ｐ１が隣接していない方の側壁には、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２を介して、ポリシリコン膜Ｐ２がサイドウォール状に残る。つまり、容量素子形成領域１Ｂにおいて、第１方向に並ぶ複数のポリシリコン膜Ｐ１のうち、最端のポリシリコン膜Ｐ１の側壁であって、他のポリシリコン膜Ｐ１が隣接していない方の側壁には、サイドウォール状のポリシリコン膜Ｐ２が自己整合的に形成される。同様に、ＭＯＮＯＳメモリ形成領域１Ａにおいて、コントロールゲート電極ＣＧの両側の側壁には、ＯＮＯ膜ＭＦを介してサイドウォール状のポリシリコン膜Ｐ２からなるメモリゲート電極ＭＧが自己整合的に形成される。

なお、容量素子形成領域１Ｂの隣り合うポリシリコン膜Ｐ１同士の間の溝は、酸化シリコン膜Ｘ１、窒化シリコン膜Ｎ１、酸化シリコン膜Ｘ２、およびポリシリコン膜Ｐ２により埋め込まれたままであり、当該溝内のポリシリコン膜Ｐ２はサイドウォール状になっていない。これにより、容量素子形成領域１Ｂに、互いにＯＮＯ膜ＭＦを介して絶縁され、第１方向に交互にならぶ複数のポリシリコン膜Ｐ１、Ｐ２からなる容量素子ＣＰＤを形成する。

隣接するポリシリコン膜Ｐ１、Ｐ２間には、ＯＮＯ膜ＭＦが介在しており、ポリシリコン膜Ｐ１、Ｐ２は互いに絶縁されている。容量素子ＣＰＤは、複数のポリシリコン膜間を絶縁することで形成したＰＩＰ容量素子である。ＰＩＰ容量素子は、互いにＯＮＯ膜ＭＦを介して絶縁された、近接するポリシリコン膜Ｐ１とポリシリコン膜Ｐ２との間に容量を発生させる素子である。

また、隣り合うポリシリコン膜Ｐ１間をポリシリコン膜Ｐ２により埋め込むため、当該ポリシリコン膜Ｐ１間の、対抗するＯＮＯ膜ＭＦ間の第１方向における距離は、同方向におけるサイドウォール状のポリシリコン膜Ｐ２の幅の２倍以下の大きさである必要がある。

次に、図７に示すように、ウェットエッチング法を用いて、ＯＮＯ膜ＭＦを一部除去することで、半導体基板ＳＢの上面、コントロールゲート電極ＣＧの上面およびポリシリコン膜Ｐ１の上面を露出させる。これにより、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧポリシリコン膜Ｐ１およびＰ２により覆われていない領域では、ＯＮＯ膜ＭＦが除去され、半導体基板ＳＢが露出している。つまり、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧポリシリコン膜Ｐ１およびＰ２のそれぞれの側壁および底面に接するＯＮＯ膜ＭＦを残して、その他の領域のＯＮＯ膜ＭＦが除去されている。

この後、図８を用いて説明する工程を行う前に、コントロールゲート電極ＣＧの一方の側壁のＯＮＯ膜ＭＦおよびメモリゲート電極ＭＧを除去してもよいが、ここではコントロールゲート電極ＣＧの両側の側壁にメモリゲート電極ＭＧを残してＭＯＮＯＳメモリを形成する場合について説明する。

次に、図８に示すように、イオン注入法を用いて、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を比較的低濃度で打ち込む。これにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの主面に、エクステンション領域ＥＸを形成する。ＭＯＮＯＳメモリ形成領域１Ａでは、ＯＮＯ膜ＭＦを介して接するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを含む構造体の横に露出する半導体基板ＳＢの上面にエクステンション領域ＥＸが形成される。

その後、半導体基板ＳＢの主面の全面上に、例えばＣＶＤ法を用いて絶縁膜を形成した後、ドライエッチング法を用いて当該絶縁膜を一部除去し、半導体基板ＳＢの上面を露出させることで、当該絶縁膜からなるサイドウォールＳＷを形成する。サイドウォールＳＷは、メモリゲート電極ＭＧの一方の露出している側壁および容量素子ＣＰＤの側壁に、自己整合的に形成される。サイドウォールＳＷの材料は、例えば酸化シリコン膜、または窒化シリコン膜と酸化シリコン膜の積層膜などとすることができる。

その後、イオン注入法を用いて、半導体基板ＳＢの上面にｎ型の不純物（例えばＡｓ（ヒ素））を、エクステンション領域ＥＸを形成するために行ったイオン注入よりも高い濃度で打ち込む。これにより、ＭＯＮＯＳメモリ形成領域１Ａおよび容量素子形成領域１Ｂの半導体基板ＳＢの主面に、エクステンション領域ＥＸよりも不純物濃度が高い拡散層ＤＦを形成する。拡散層ＤＦは、エクステンション領域ＥＸよりも深さが深い半導体領域である。

なお、本実施の形態では一度のイオン注入工程によりＭＯＮＯＳメモリ形成領域１Ａおよび容量素子形成領域１Ｂのエクステンション領域ＥＸを形成し、また、一度のイオン注入工程によりＭＯＮＯＳメモリ形成領域１Ａおよび容量素子形成領域１Ｂの拡散層ＤＦを形成している。ただし、実際には、素子の種類または素子の導電型などの違いなどにより、イオン注入工程を分けてエクステンション領域ＥＸまたは拡散層ＤＦの形成を行うことが考えられる。

ＭＯＮＯＳメモリ形成領域１Ａでは、ＯＮＯ膜ＭＦを介して接するコントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを含む構造体ならびにその側壁のサイドウォールＳＷから露出する半導体基板ＳＢの上面に拡散層ＤＦが形成される。容量素子形成領域１Ｂでは、ＯＮＯ膜を介して接するポリシリコン膜Ｐ１、Ｐ２を含む容量素子ＣＰＤ、およびその側壁のサイドウォールＳＷから露出する半導体基板ＳＢの上面に拡散層ＤＦが形成される。

拡散層ＤＦを形成することにより、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢの上面に、エクステンション領域ＥＸおよびエクステンション領域ＥＸに隣接する拡散層ＤＦからなる一対のソース・ドレイン領域が形成される。当該ソース・ドレイン領域は、不純物濃度が比較的高い拡散層ＤＦと、不純物濃度が拡散層ＤＦよりも低いエクステンション領域ＥＸとを含むＬＤＤ構造を有している。

以上の工程により、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢ上には、コントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側壁にＯＮＯ膜ＭＦを介して隣接するメモリゲート電極ＭＧと、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧを挟むように半導体基板ＳＢの上面に形成されたソース・ドレイン領域とを有するＭＯＮＯＳメモリＱ１が形成される。ＭＯＮＯＳメモリＱ１はＯＮＯ膜ＭＦのうち、少なくとも酸化シリコン膜Ｘ１と、電荷蓄積膜として機能する窒化シリコン膜Ｎ１とを有している。

ここで、ＭＯＮＯＳメモリＱ１の高さはコントロールゲート電極ＣＧの上面の高さであり、容量素子ＣＰＤの高さはポリシリコン膜Ｐ１の上面の高さである。コントロールゲート電極ＣＧは容量素子形成領域１Ｂのポリシリコン膜Ｐ１と同一の工程で形成された同層の膜であるため、ＭＯＮＯＳメモリＱ１の高さおよび容量素子ＣＰＤの高さは同じとなる。

次に、図９に示すように、周知のサリサイド技術を用いて、拡散層ＤＦ、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は、例えばコバルトシリサイド（ＣｏＳｉ）からなる導電膜である。シリサイド層Ｓ１は、半導体基板ＳＢ上にＣｏ（コバルト）などの金属膜を形成した後、熱処理により当該金属膜とシリコン膜とを反応させて形成する。このとき容量素子形成領域１Ｂでは、ポリシリコン膜Ｐ１、Ｐ２の上面はいずれも他の絶縁膜などから露出しているため、上記金属膜をポリシリコン膜Ｐ１、Ｐ２の上面に接して形成した後に熱処理を行うことで、ポリシリコン膜Ｐ１、Ｐ２の上面の全面にシリサイド層Ｓ１が形成される。

その後、半導体基板ＳＢの上面の全面上に、ＣＶＤ法などを用いて、例えば窒化シリコン膜からなるエッチングストッパ膜ＥＳと、例えば酸化シリコン膜からなる層間絶縁膜Ｌ１とを順次形成する。このとき、層間絶縁膜Ｌ１の上面には、半導体基板ＳＢの上面上に形成された素子の有無またはその素子の高さに影響を受けて凹凸が形成される。素子間の高さの差が大きい場合、上記凹凸の高低差も大きくなるが、上述したようにＭＯＮＯＳメモリＱ１の高さおよび容量素子ＣＰＤの高さは同じであるので、ＭＯＮＯＳメモリＱ１および容量素子ＣＰＤのそれぞれの直上の層間絶縁膜Ｌ１の上面の高さは同じとなる。

次に、図１０に示すように、例えばＣＭＰ法を用いて層間絶縁膜Ｌ１の上面を研磨して平坦化する。上述したように、半導体基板ＳＢに形成した複数の素子同士の高さの差が大きい場合、層間絶縁膜Ｌ１の上面に形成される凹凸の高低差も大きくなる。この場合、層間絶縁膜Ｌ１の上面をＣＭＰ法などにより平坦化しようとしても、層間絶縁膜Ｌ１の上面に高低差が残る虞がある。本実施の形態では、ＭＯＮＯＳメモリＱ１の高さおよび容量素子ＣＰＤの高さを同じにしているため、それらの半導体素子の上方の層間絶縁膜Ｌ１の上面を容易に平坦化することができる。

次に、図１１に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを複数形成する。

ＭＯＮＯＳメモリ形成領域１Ａでは、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを複数開口することで、拡散層ＤＦ、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部のシリサイド層Ｓ１の上面を露出する。容量素子形成領域１Ｂでは、層間絶縁膜Ｌ１およびエッチングストッパ膜ＥＳを貫通するコンタクトホールを複数開口することで、ポリシリコン膜Ｐ１、Ｐ２および拡散層ＤＦのそれぞれの上部のシリサイド層Ｓ１の上面を露出させる。なお、図１１では、ポリシリコン膜Ｐ１、Ｐ２、コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの直上に形成されたコンタクトホールを図示していない。これらのコンタクトホールは、図１１に示していない領域に形成されている。

続いて、上記複数のコンタクトホールのそれぞれの内部に、例えばＴｉ（チタン）を含むバリア導体膜を介して、例えばＷ（タングステン）膜を埋め込み、層間絶縁膜Ｌ１上の余計な導電膜を除去することで、各コンタクトホール内に埋め込まれた前記バリア導体膜とタングステン膜とを含むコンタクトプラグ（接続部材）ＣＰを形成する。複数のコンタクトプラグＣＰのそれぞれは、拡散層ＤＦ、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ポリシリコン膜Ｐ１およびＰ２に所定の電位を供給するために形成される導電体である。

具体的なコンタクトプラグＣＰの形成工程では、まず、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いて上記バリア導体膜（図示しない）を形成し、コンタクトホール内の表面をバリア導体膜により覆う。その後、スパッタリング法などを用いて半導体基板ＳＢ上にタングステン膜を形成し、複数のコンタクトホールのそれぞれの内部をタングステン膜により完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜Ｌ１上の余分なバリア導体膜およびタングステン膜を除去することで、層間絶縁膜Ｌ１の上面を露出させる。これにより、層間絶縁膜Ｌ１およびタングステン膜との上面を平坦化させ、各コンタクトホール内に、バリア導体膜およびタングステン膜からなるコンタクトプラグＣＰを形成する。

次に、図１２に示すように、層間絶縁膜Ｌ１上に、例えばＣＶＤ法を用いて、ＳｉＯＣなどからなる層間絶縁膜Ｌ２を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜Ｌ２を貫通してコンタクトプラグＣＰの上面を露出させる配線溝を複数形成する。続いて、各配線溝の側壁および底面を覆うように、スパッタ法および電解めっき法などを用いて形成した金属膜により各配線溝を完全に埋め込んだ後、層間絶縁膜Ｌ２上の余分な当該金属膜を除去して層間絶縁膜Ｌ２の上面を露出させることで、各配線溝のそれぞれの内部に残された当該金属膜からなる配線Ｗ１を形成する。

具体的な配線Ｗ１の形成工程では、まず、上述したように層間絶縁膜Ｌ２および層間絶縁膜Ｌ２を貫通する複数の配線溝を形成した後、半導体基板ＳＢの上面の全面上にスパッタリング法などを用いて、例えばＴａ（タンタル）を含むバリア導体膜（図示しない）を形成し、各配線溝および層間絶縁膜Ｌ２の表面をバリア導体膜により覆う。その後、スパッタリング法を用いて、半導体基板ＳＢ上にＣｕ（銅）からなる薄いシード膜を形成した後、電解めっき法を用いて、配線Ｗ１の主導体膜となるＣｕ（銅）膜を形成し、各配線溝内を完全に埋め込む。続いて、ＣＭＰ法などを用いて、層間絶縁膜Ｌ２上の余分なバリア導体膜およびＣｕ（銅）膜を除去することで、各配線溝内に、バリア導体膜、シード膜および主導体膜からなる配線Ｗ１を形成する。

配線Ｗ１を形成する上記ＣＭＰ工程により、層間絶縁膜Ｌ２の上面が露出し、層間絶縁膜Ｌ２および配線Ｗ１のそれぞれの上面は平坦化される。その後の工程では、層間絶縁膜と、それらの層間絶縁膜に開口された配線溝内の配線およびビアホール内のビアとを含む配線層を層間絶縁膜Ｌ２上に複数積層することで上層配線（図示しない）を形成し、本実施の形態の半導体装置が完成する。容量素子ＣＰＤは平面視において、図１を用いて説明したように、第２方向に延在するポリシリコン膜Ｐ１、Ｐ２が第１方向に交互に複数並ぶ構造を有している。

なお、容量素子形成領域１Ｂの近傍の半導体基板ＳＢの上面にはｎ型のウエルが形成されているため、ＭＯＮＯＳメモリＱ１と異なり、半導体基板ＳＢの上面と、拡散層ＤＦおよびエクステンション領域ＥＸとの間にＰＮ接合は形成されない。半導体基板ＳＢは、絶縁膜ＩＦ１を介してポリシリコン膜Ｐ１と絶縁されており、ＯＮＯ膜ＭＦを介してポリシリコン膜Ｐ２と絶縁されている。したがって、容量素子形成領域１Ｂにおいて、半導体基板ＳＢの上面のウエルに、コンタクトプラグＣＰ、シリサイド層Ｓ１、拡散層ＤＦおよびエクステンション領域ＥＸを介して電位が供給されることで、半導体基板ＳＢと、ポリシリコン膜Ｐ１、Ｐ２のいずれか一方との間においても容量を発生させることができる。

以下に、本実施の形態の半導体装置の製造方法の効果について、図１７〜図１９に示す比較例を用いて説明する。図１８および図１９は、比較例である半導体装置の製造工程を説明するための断面図である。図１８および図１９では、図３〜図１２と同様に、図の左側にＭＯＮＯＳメモリ形成領域１Ａを示し、図の右側に容量素子形成領域１Ｃを示している。ただし、図３〜図１２と異なり、図１８および図１９では、それぞれの図においてＭＯＮＯＳメモリ形成領域１Ａと容量素子形成領域１Ｃとを分割して示さず、互いの領域の間の半導体基板ＳＢの上面に素子分離領域ＥＩを形成した構造を示している。また、図示はしていないが、半導体基板ＳＢ上にはＭＯＮＯＳメモリの他にＭＯＳＦＥＴなどの他の半導体素子も形成している。

半導体基板上に形成する容量素子としては、導体膜上に絶縁膜を介して他の導体膜を、半導体基板の主面に対して垂直な方向に積層した構造を有する容量素子が考えられる。この場合、容量素子は導体膜上にさらに導体膜を積層する構造を有するため、容量素子の高さは他のＭＯＮＯＳメモリまたはＭＯＳＦＥＴなどの半導体素子よりも高くなる。

比較例として、以下に導体膜の積層構造を有する容量素子と、ＭＯＮＯＳメモリとを形成する場合の製造工程を説明する。

まず、図１８に示すように、図３〜図５を用いて説明した工程と同様の工程を行うことで、ＭＯＮＯＳメモリ形成領域１Ａの半導体基板ＳＢ上に、ゲート絶縁膜ＧＦ１を介してコントロールゲート電極ＣＧを形成し、容量素子形成領域１Ｃの半導体基板ＳＢ上に、絶縁膜ＩＦ１を介してポリシリコン膜Ｐ１ａを形成し、それらをポリシリコン膜Ｐ２ａにより覆う。

比較例の半導体装置は、半導体基板ＳＢの主面に沿って平面状に延在する導体膜上に、同様に半導体基板ＳＢの主面に沿って平面状に延在する導体膜を積層するものであるため、図１８に示すポリシリコン膜Ｐ１ａは、位置方向に延在するパターンではなく、半導体基板ＳＢの主面に沿って平面状に延在するパターンとして形成する。

また、半導体基板ＳＢの上面の全面上に形成（堆積）されたポリシリコン膜Ｐ２ａは、本実施の形態のように、隣り合うポリシリコン膜同士の間を埋め込むように形成されてはおらず、ポリシリコン膜Ｐ１ａの上面および側壁に沿って形成されている。

その後、フォトリソグラフィ技術を用いて、容量素子形成領域１Ｃのポリシリコン膜Ｐ２ａのみを覆うフォトレジスト膜ＰＲ１を形成する。具体的に、フォトレジスト膜ＰＲ１は、ポリシリコン膜Ｐ１ａの直上およびポリシリコン膜Ｐ１ａの近傍の半導体基板ＳＢを覆うように連続的に形成する。ただし、後の工程でポリシリコン膜Ｐ１ａの上面にシリサイド層を介してコンタクトプラグを接続する領域（図示しない）はフォトレジスト膜ＰＲ１から露出させておく。フォトレジスト膜ＰＲ１は、ポリシリコン膜Ｐ１ａ上にポリシリコン膜Ｐ２ａを残すために形成するものである。

次に、図１９に示すように、フォトレジスト膜ＰＲ１をマスクとして、図６を用いて説明したエッチング工程を行うことで、ＭＯＮＯＳメモリ形成領域１Ａのコントロールゲート電極ＣＧの側壁にＯＮＯ膜ＭＦを介してメモリゲート電極ＭＧを形成し、容量素子形成領域１Ｃの容量素子の周囲のポリシリコン膜Ｐ２ａを除去し、ＯＮＯ膜ＭＦの表面を露出させる。このとき、容量素子形成領域１Ｃのポリシリコン膜Ｐ１ａの上面および側壁を覆うポリシリコン膜Ｐ２ａは、フォトレジスト膜ＰＲ１により覆われているため、上記エッチング工程により除去されない。続いて、フォトレジスト膜ＰＲ１を除去する。その後の工程は、図７〜図１０を用いて説明した工程と同様の工程を行うことで、図１９に示す構造を得る。

つまり、ポリシリコン膜Ｐ２ａから露出するＯＮＯ膜ＭＦを除去した後、エクステンション領域ＥＸ、サイドウォールＳＷおよび拡散層ＤＦを順に形成し、続いてエッチングストッパ膜ＥＳおよび層間絶縁膜Ｌ１を形成し、その後層間絶縁膜Ｌ１の上面を平坦化する。これにより、ＭＯＮＯＳメモリＱ１と、ポリシリコン膜Ｐ１ａおよびＰ２ａからなる容量素子ＣＰＤａとが形成される。

図１９に示すＭＯＮＯＳメモリＱ１は、図１０に示すＭＯＮＯＳメモリＱ１と同様の構造を有しているが、図１９の容量素子ＣＰＤａは図１０の容量素子ＣＰＤとは異なり、ポリシリコン膜Ｐ１ａと、その上にＯＮＯ膜ＭＦを介して積層したポリシリコン膜Ｐ２ａとを有している。図１９において、ポリシリコン膜Ｐ２ａに覆われている領域のポリシリコン膜Ｐ１ａの上面にはシリサイド層は形成されていない。ポリシリコン膜Ｐ２ａの上面には、サイドウォールＳＷおよび絶縁膜ＩＦ２により覆われている領域を除いて、シリサイド層Ｓ１が形成されている。前述したように、絶縁膜ＩＦ２は、ポリシリコン膜Ｐ２ａの角部の近傍の表面にシリサイド層が形成されることに起因して不良が生じることを防ぐために設けられたものである。

このとき、容量素子ＣＰＤａの高さは、ポリシリコン膜Ｐ２ａおよびＯＮＯ膜ＭＦがポリシリコン膜Ｐ１ａに形成されている分、ＭＯＮＯＳメモリＱ１の高さよりも高くなっている。つまり、図１９に示すように、容量素子ＣＰＤａの高さは、ＭＯＮＯＳメモリＱ１よりも距離Ｈ１だけ高い。このため、これらの半導体素子の上部を覆う層間絶縁膜Ｌ１の上面は、ＭＯＮＯＳメモリＱ１の直上よりも容量素子ＣＰＤａの直上の方が高くなり、層間絶縁膜Ｌ１の上面に大きな高低差を有する凹凸が形成される。

このような形状を有する層間絶縁膜Ｌ１の上面を平坦化することは困難であり、図１９に示すように、ＣＭＰ法などの研磨による平坦化工程後であっても、ＭＯＮＯＳメモリ形成領域１Ａと容量素子形成領域１Ｃとの間の層間絶縁膜Ｌ１の上面には段差が形成され、層間絶縁膜Ｌ１の上面は平坦にならない。これは、上面に大きな凹凸がある絶縁膜の上面を完全に平坦にすることは、技術的に困難であることによる。つまり、平坦化工程において、ＣＭＰ法などにより研磨する対象の面の凹凸を極力少なくしなければ、研磨後の当該面の平坦性を高めることは困難である。

このとき、ＭＯＮＯＳメモリ形成領域１Ａと容量素子形成領域１Ｃとの間において、層間絶縁膜Ｌ１の上面には、距離Ｈ３の大きさの高低差が生じている。距離Ｈ３は、距離Ｈ１と同じか、それよりも小さい値である。ここでは、距離Ｈ３は距離Ｈ１と同じ大きさであるものとする。

容量素子形成領域１Ｃの層間絶縁膜Ｌ１の上面の高さは、ポリシリコン膜Ｐ１ａおよびＰ２ａが平面的に重なっている領域の直上以外の、ポリシリコン膜Ｐ１ａの近傍の直上においても高くなる。このように、ＭＯＮＯＳメモリ形成領域１Ａと容量素子形成領域１Ｃとでは、層間絶縁膜Ｌ１の膜厚に差が生じる。

次に、図１１および図１２を用いて説明したコンタクトプラグＣＰの形成工程および層間絶縁膜Ｌ１上の配線層の形成工程を行うことで、図１７に示す比較例の半導体装置が完成する。層間絶縁膜Ｌ１上に層間絶縁膜Ｌ２および配線Ｗ１を形成するため、層間絶縁膜Ｌ２および配線Ｗ１も、ＭＯＮＯＳメモリＱ１が形成された領域と容量素子ＣＰＤａが形成された領域とで、距離Ｈ２の大きさの高低差が生じる。距離Ｈ１、Ｈ２およびＨ３はそれぞれほぼ同じ大きさである。

上述したように、層間絶縁膜Ｌ１の上面が平坦化されずに凹凸が生じると、その後の製造プロセスの精度が低下し、難易度が上昇する。すなわち、容量素子ＣＰＤａが形成された領域において、半導体基板ＳＢの上面のシリサイド層Ｓ１を露出するコンタクトホールの上下方向の長さが長くなり、コンタクトホールの形成が困難になる。また、上下方向に長く、直径が細いコンタクトホールを形成すると、コンタクトホール内にコンタクトプラグＣＰを形成することが困難となり、半導体素子の導通不良の発生、または層間絶縁膜の低耐圧化などの問題が生じ、半導体装置の信頼性が低下する。

また、上記問題に対して、容量素子ＣＰＤａの近傍の層間絶縁膜Ｌ１の厚膜化に応じてコンタクトホールの直径を広げようとすると、コンタクトホール内に形成するコンタクトプラグＣＰの直径が大きくなるため、半導体装置の微細化が困難となり、また、製造コストが増加する問題が生じる。

また、上記のように層間絶縁膜Ｌ１の上面に高低差が生じると、または層間絶縁膜Ｌ１上に形成する他の層間絶縁膜（例えば層間絶縁膜Ｌ２）に溝または貫通孔を形成するためのリソグラフィ工程において、露光時にフォトレジスト膜の全面に焦点を合わせることができず、リソグラフィの精度が低下する問題が生じる。つまり、上面に高低差がある層間絶縁膜Ｌ１上に形成する絶縁膜または配線などの加工精度が低下する。層間絶縁膜Ｌ１にコンタクトホールを開口する際にも、コンタクトホールの位置および開口部の形状などを規定するためにマスクとして用いるフォトレジスト膜を露光する際に、焦点を合わせることが困難になるため上記問題が生じる。

また、上記のように層間絶縁膜Ｌ１の上面に凹凸があると、その上の層間絶縁膜（例えば層間絶縁膜Ｌ２）に形成した複数の配線溝に形成した複数の金属膜間が短絡する虞がある。

これに対し、本実施の形態では、図１２に示すように、異なるポリシリコン膜Ｐ１、Ｐ２を、半導体基板ＳＢの上面に沿う方向に並べ、互いをＯＮＯ膜ＭＦにより絶縁させることで、ポリシリコン膜Ｐ１、Ｐ２からなる容量素子ＣＰＤの高さを低くしている。本実施の形態のＰＩＰ容量素子は、異なるポリシリコン膜を半導体基板の主面に対して垂直な方向に積層する構造ではないため、素子の高さを低くすることができ、また、他のメモリ素子またはＦＥＴなどと素子の高さを揃えることができる。したがって、高さが揃っている容量素子ＣＰＤと他の半導体素子との上部に形成する層間絶縁膜Ｌ１の上面の平坦化を容易にすることができるため、上記した層間絶縁膜の厚膜化または上面の段差の形成に起因して半導体装置の信頼性が低下することを防ぎ、また、半導体装置の微細化を容易にすることができる。

具体的には、容量素子ＣＰＤの近傍の層間絶縁膜Ｌ１の膜厚はＭＯＮＯＳメモリＱ１または低耐圧ＭＯＳＦＥＴＱ２を形成した領域の層間絶縁膜Ｌ１の膜厚と同等になるため、容量素子ＣＰＤの近傍の層間絶縁膜Ｌ１の膜厚が過度に厚くなることに起因して、コンタクトホールおよびコンタクトプラグＣＰの形成が困難になることを防ぐことができる。したがって、コンタクトプラグＣＰの導通不良の発生を防ぐことができるため、半導体装置の信頼性を向上させることができる。また、容量素子ＣＰＤの近傍に形成するコンタクトホールの直径を、ＭＯＮＯＳメモリＱ１または低耐圧ＭＯＳＦＥＴＱ２の近傍のコンタクトプラグの直径に合わせて小さくすることができ、半導体装置の微細化を容易にすることができる。

また、層間絶縁膜Ｌ１の上面が、半導体基板ＳＢ上の全面に亘って平坦となるため、層間絶縁膜Ｌ１の上面の凹凸に起因して、層間絶縁膜Ｌ１上に形成する膜を加工する際のフォトリソグラフィの露光精度が低下する問題、層間絶縁膜Ｌ１にコンタクトホールを形成する際のフォトリソグラフィの露光精度が低下する問題、または配線Ｗ１の短絡が発生する問題の発生を防ぐことができる。これにより、配線層の形成精度が向上する。

以上に述べたように、本実施の形態では、層間絶縁膜Ｌ１の形成後の製造プロセスの精度が低下すること、および当該製造プロセスの難易度が上がることを防ぐことができるため、半導体装置の信頼性を向上させることができる。

また、本実施の形態では、上述したように、隣り合うポリシリコン膜Ｐ１同士の間の距離を過度に離し過ぎず、隣り合うポリシリコン膜Ｐ１間に一つのポリシリコン膜Ｐ２を埋め込むことで、半導体基板ＳＢ上において容量素子ＣＰＤが占める面積を縮小することを可能としている。これにより、高い容量を発生させることができる容量素子を、小さい面積で形成することができるため、半導体装置を微細化することが可能となる。

また、図１７に示す比較例の容量素子ＣＰＤａでは、ポリシリコン膜Ｐ２ａに覆われたポリシリコン膜Ｐ１ａの上面にはシリサイド層が形成されないため、ポリシリコン膜Ｐ１ａが高抵抗となり、容量素子ＣＰＤａの応答性が悪くなる問題が生じる。

これに対し、本実施の形態では、図１２に示すように第１方向に交互に並ぶポリシリコン膜Ｐ１、Ｐ２を形成し、容量素子ＣＰＤを構成するそれぞれのポリシリコン膜の上面が露出した状態でシリサイド層Ｓ１を形成することができるため、ポリシリコン膜Ｐ１、Ｐ２のそれぞれの上面の全面にシリサイド層Ｓ１を形成することができ、容量素子ＣＰＤの応答性を高めることができる。

なお、容量素子の構造としては、半導体基板上に絶縁膜を介して導体膜を形成した後、フォトリソグラフィ技術およびエッチング法などを用いて当該導体膜を複数のパターンに加工し、当該複数のパターン同士の間に絶縁膜を埋め込むことで、互いに絶縁された当該複数のパターン同士の間で電荷を蓄積する構造が考えられる。しかし、容量素子を構成する導体膜同士の距離が近いほど、蓄積できる電荷の量が大きくなるのに対し、フォトリソグラフィ技術を用いて加工したパターン同士では、それらの間の距離を小さくすることができないため、容量の大きい容量素子を形成することは困難である。

これに対し、図１２に示す本実施の形態の容量素子ＣＰＤは、容量素子ＣＰＤを構成するポリシリコン膜Ｐ１を形成した後、導体膜間を絶縁するための薄い絶縁膜であるＯＮＯ膜ＭＦを形成し、その後ポリシリコン膜Ｐ２を形成しているため、ポリシリコン膜Ｐ１、Ｐ２間の距離を、上記のように一つのパターンを加工して分離させる場合に比べて小さくすることができる。したがって、互いにより近接した複数の導体膜を形成することができるため、容量素子ＣＰＤの容量を大きくすることが可能である。

また、図１８を用いて説明したように、ポリシリコン膜Ｐ１ａ、Ｐ２ａを積層して容量素子ＣＰＤａを形成する場合には、ポリシリコン膜Ｐ１ａ上にポリシリコン膜Ｐ２ａを残すために、フォトレジスト膜ＰＲ１でポリシリコン膜Ｐ２ａを覆う工程と、その工程の後にポリシリコン膜Ｐ２ａの一部を除去してからフォトレジスト膜ＰＲ１を除去する工程とを行う必要が生じる。このため、上述した比較例の半導体装置の製造工程では、容量素子を形成するために製造工程が増加する問題がある。

これに対し、図３〜図１２を用いて説明したように、容量素子ＣＰＤはＭＯＮＯＳメモリＱ１と同様に、導体膜の側壁にＯＮＯ膜を介して導体膜を形成することで形成することができるため、余計な工程を増やすことなく、ＭＯＮＯＳメモリＱ１の形成工程に合わせて容量素子ＣＰＤを形成することができる。したがって、半導体装置の製造工程が煩雑になり、半導体装置の製造コストが増加することを防ぐことができる。

以下に、本実施の形態の半導体装置の変形例について、図１３〜図１６を用いて説明する。図１３〜図１５は、本実施の形態の半導体装置の変形例を示す平面レイアウトである。図１６は、本実施の形態の半導体装置の変形例を示す断面図である。

図１に、容量素子ＣＰＤの平面レイアウトとして、１方向に延在する複数のポリシリコン膜Ｐ１、Ｐ２を第１方向に複数並べ、それぞれのポリシリコン膜Ｐ１、Ｐ２の端部の上面にコンタクトプラグＣＰを接続した構造を示したが、本実施の形態の容量素子ＣＰＤはこのような配置に限らず、図１３〜図１５に示すようなレイアウトであってもよい。

図１３に示す本実施の形態の変形例の一つである容量素子ＣＰＤを構成するポリシリコン膜Ｐ１は、第１方向に延在するパターンと、当該パターンの第２方向の一方の側壁から、第２方向に延在する複数のパターンが第１方向に並んで配置され、これらのパターンが一体となった櫛形の形状を有している。ポリシリコン膜Ｐ２は、平面視においてポリシリコン膜Ｐ１を囲むように、ポリシリコン膜Ｐ１の側壁に沿って形成されており、ポリシリコン膜Ｐ１、Ｐ２間にはＯＮＯ膜ＭＦが介在している。この容量素子ＣＰＤの容量は、主に第２方向に延在して第１方向に交互に複数並ぶポリシリコン膜Ｐ１、Ｐ２のそれぞれの間で発生する。

ポリシリコン膜Ｐ１に給電するコンタクトプラグＣＰは、第２方向に延在するポリシリコン膜Ｐ１の複数のパターンのうち、第１方向の端のパターンから、第１方向において容量素子ＣＰＤの外側の飛び出した２箇所のパターン（給電部）の上面のそれぞれに接続されている。上記２箇所のパターン（給電部）は第２方向に並び、それらの間には、ポリシリコン膜Ｐ２が埋め込まれている。

ポリシリコン膜Ｐ２に給電するコンタクトプラグＣＰは、第２方向において隣り合う、ポリシリコン膜Ｐ１を構成する上記２箇所のパターン（給電部）の間に埋め込まれたポリシリコン膜Ｐ２の上面に接続されている。例えば、櫛形のポリシリコン膜Ｐ１を構成し、第１方向に延在するパターンの一方の側壁に沿って形成され、第１方向に延在するポリシリコン膜Ｐ２のように、サイドウォール状に形成された幅の狭いパターンの上面には、コンタクトプラグＣＰを精度よく接続することは困難である。

しかし、上述したように２つの近接するパターンの間に埋め込まれたポリシリコン膜Ｐ２にコンタクトプラグＣＰを接続すれば、露光装置などの精度によってコンタクトプラグＣＰの形成位置がずれたとしても、ずれ幅に対する許容範囲が大きいため、ポリシリコン膜Ｐ２にコンタクトプラグＣＰを確実に接続することができ、半導体装置の信頼性を向上させることができる。

また、図１３に示すようにポリシリコン膜Ｐ１、Ｐ２に対してコンタクトプラグＣＰを接続する給電部を容量素子ＣＰＤの端部に設ければ、第２方向に延在して第１方向に複数並ぶポリシリコン膜Ｐ１、Ｐ２のそれぞれのパターンの、第１方向における幅を小さくすることができる。したがって、容量素子ＣＰＤを構成するポリシリコン膜Ｐ１、Ｐ２のレイアウト設計の自由度が向上する。

また、図１４に示す本実施の形態の変形例の容量素子ＣＰＤは、第２方向に延在し、第１方向に複数並ぶポリシリコン膜Ｐ１の周りに、ＯＮＯ膜ＭＦを介してポリシリコン膜Ｐ２を形成した容量素子ＣＰＤであって、一部のポリシリコン膜Ｐ１の第２方向の端部を、隣り合うポリシリコン膜Ｐ１よりも第２方向に伸ばした構造を有している。隣り合うポリシリコン膜Ｐ１間にはポリシリコン膜Ｐ２が埋め込まれているため、第１方向において、ポリシリコン膜Ｐ１、Ｐ２は交互に複数並んで配置されている。

ポリシリコン膜Ｐ１に対するコンタクトプラグＣＰの接続の方法は図１と同様である。ただし、ポリシリコン膜Ｐ２に給電するコンタクトプラグＣＰは、平面視において矩形の形状を有するポリシリコン膜Ｐ１の角に沿うポリシリコン膜Ｐ２と、当該ポリシリコン膜Ｐ１と隣り合い、より第２方向に伸びたパターンを有するポリシリコン膜Ｐ１の第１方向の側壁に沿うポリシリコン膜Ｐ２との接点近傍のポリシリコン膜Ｐ２の上面に接続されている。

このように、隣り合うポリシリコン膜Ｐ１の対抗する側壁間ではなく、ポリシリコン膜Ｐ１の角部の近傍のポリシリコン膜Ｐ２の上面は、ポリシリコン膜Ｐ２に対してコンタクトプラグＣＰを接続することができる領域が広い。このため、上記のような領域にコンタクトプラグＣＰを接続すれば、図１３を用いて説明した理由により、コンタクトプラグＣＰをより確実にポリシリコン膜Ｐ２に接続することができる。また、隣り合うポリシリコン膜Ｐ１同士の間に形成されるポリシリコン膜Ｐ２の形状が、コンタクトプラグＣＰを接続するための制約を受けることを防ぐことができるため、容量素子ＣＰＤのレイアウトの自由度を高めることができる。

また、図１５には、本実施の形態の容量素子ＣＰＤの変形例の一つとして、第２方向に延在し、第２方向において隣り合う二つのポリシリコン膜Ｐ１のパターンと、それぞれのポリシリコン膜Ｐ１の周囲をＯＮＯ膜ＭＦを介して囲むように形成されたポリシリコン膜Ｐ２とを示している。第２方向に隣り合うポリシリコン膜Ｐ１同士の間に埋め込まれたポリシリコン膜Ｐ２の上面にはコンタクトプラグＣＰが接続されている。なお、図示はしていないが、ポリシリコン膜Ｐ１は、第１方向に複数並べて配置してもよい。この場合、第１方向において隣り合うポリシリコン膜Ｐ１間にもポリシリコン膜Ｐ２が埋め込まれる。

図１５に示す容量素子では、図１４に示した変形例の容量素子と同様に、第１方向においてポリシリコン膜Ｐ１に隣接するポリシリコン膜Ｐ２の形状が、コンタクトプラグＣＰを接続するための制約を受けることを防ぐことができるため、容量素子ＣＰＤのレイアウトの自由度を高めることができる。

また、図１６には、本実施の形態のＭＯＮＯＳメモリＱ１の変形例として、コントロールゲート電極ＣＧの一方の側壁のみにＯＮＯ膜ＭＦおよびメモリゲート電極ＭＧが設けられている構造を示している。前述したように、メモリゲート電極ＭＧおよびＯＮＯ膜ＭＦはコントロールゲート電極ＣＧの一方の側壁に隣接して形成してあれば、ＭＯＮＯＳメモリＱ１は不揮発性メモリとして使用することができる。

このような構造を形成するためには、まず、図３〜図７を用いて説明した工程を行うことで、コントロールゲート電極ＣＧの両側の側壁にサイドウォール状のメモリゲート電極ＭＧを形成する。その後、フォトレジスト膜により、コントロールゲート電極ＣＧの一方の側壁のメモリゲート電極ＭＧおよび容量素子形成領域１Ｂを覆った後、エッチング法などにより、露出しているもう一方のメモリゲート電極ＭＧを除去してから、当該フォトレジスト膜を除去すればよい。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、図２に示したように、半導体基板上にｎチャネル型のＭＯＳＦＥＴを形成する場合について説明したが、半導体素子はｐチャネル型のＭＯＳＦＥＴでもよく、また、ＭＩＳ（Metal Insulator Semiconductor）型のＦＥＴであってもよい。

１Ａ ＭＯＮＯＳメモリ形成領域
１Ｂ 容量素子形成領域
ＣＧ コントロールゲート電極
ＣＰ コンタクトプラグ
ＣＰＤ、ＣＰＤａ 容量素子
ＥＩ 素子分離領域
ＥＳ エッチングストッパ膜
ＥＸ エクステンション領域
ＧＥ ゲート電極
ＧＦ１、ＧＦ２ ゲート絶縁膜
ＩＦ１、ＩＦ２ 絶縁膜
Ｌ１、Ｌ２ 層間絶縁膜
ＭＧ メモリゲート電極
ＭＦ ＯＮＯ膜
Ｎ１ 窒化シリコン膜
Ｐ１、Ｐ１ａ、Ｐ２、Ｐ２ａ ポリシリコン膜
ＰＲ１ フォトレジスト膜
Ｑ１ ＭＯＮＯＳメモリ
Ｑ２ 低耐圧ＭＯＳＦＥＴ
Ｓ１ シリサイド層
ＳＢ 半導体基板
ＤＦ 拡散層
ＳＷ サイドウォール
Ｗ１ 配線
Ｘ１、Ｘ２ 酸化シリコン膜

Claims (14)

1. 半導体基板上に形成された第１導体膜と、
   前記半導体基板の主面に沿う第１方向において、前記第１導体膜と隣り合い、前記第１導体膜と絶縁された第２導体膜と、
   を含む容量素子を有し、
   前記第１導体膜と前記第２導体膜との間には、前記第１導体膜の側壁から前記第２導体膜の側壁に向かって順に形成された、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を含む第１ＯＮＯ膜が形成されている、半導体装置。
2. 前記半導体基板上には、ゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の横の前記半導体基板の上面に形成されたソース・ドレイン領域とを含む電界効果トランジスタが形成されている、請求項１記載の半導体装置。
3. 前記半導体基板上には、ゲート絶縁膜を介して形成された選択ゲート電極と、
   前記選択ゲート電極の側壁に第２ＯＮＯ膜を介して隣接し、前記半導体基板上に前記第２ＯＮＯ膜を介して形成されたメモリゲート電極と、
   前記選択ゲート電極および前記メモリゲート電極の横の前記半導体基板の上面に形成されたソース・ドレイン領域とを含む不揮発性メモリを有し、
   前記第２ＯＮＯ膜は前記第１ＯＮＯ膜と同層の膜である、請求項１記載の半導体装置。
4. 前記選択ゲート電極および前記第１導体膜とは同層の膜であり、
   前記メモリゲート電極および前記第２導体膜とは同層の膜である、請求項３記載の半導体装置。
5. 前記容量素子と前記不揮発性メモリとは同じ高さを有している、請求項３記載の半導体装置。
6. 前記第１方向における前記容量素子の端の前記第２導体膜はサイドウォール状の形状を有し、
   前記第１方向における前記容量素子の端の前記第２導体膜の前記第１方向の幅と、前記メモリゲート電極のゲート長とは同じ大きさである、請求項３記載の半導体装置。
7. 前記半導体基板上に形成され、上面が平坦化された層間絶縁膜により、前記容量素子および前記不揮発性メモリは覆われており、
   前記層間絶縁膜上には、前記層間絶縁膜の上面に沿って配線層が形成されている、請求項３記載の半導体装置。
8. 前記第１導体膜と前記第２導体膜とは、前記第１方向に交互に複数並べて配置され、前記第１方向に直交する第２方向に延在している、請求項１記載の半導体装置。
9. 前記第１方向に隣り合う第１導体膜間に埋め込まれた前記第２導体膜の、前記第１方向における幅は、
   前記第１方向における前記容量素子の端に形成された、サイドウォール状の形状を有する前記第２導体膜の、前記第１方向における幅の２倍以下の大きさである、請求項８記載の半導体装置。
10. 前記半導体基板上に形成され、上面が平坦化された層間絶縁膜により、前記容量素子は覆われており、
    前記層間絶縁膜を貫通する複数のコンタクトプラグが形成されている、請求項１記載の半導体装置。
11. 前記半導体基板上であって、前記第１導体膜および前記第２導体膜のそれぞれの直上または直下に、前記容量素子を構成する導体膜は形成されていない、請求項１記載の半導体装置。
12. （ａ１）半導体基板を準備する工程と、
    （ｂ１）前記半導体基板上に第１絶縁膜を介して第１導体膜を形成する工程と、
    （ｃ１）前記第１導体膜を加工する工程と、
    （ｄ１）前記半導体基板上に、第１酸化シリコン膜、窒化シリコン膜、第２酸化シリコン膜および第２導体膜を順に積層し、第１酸化シリコン膜、窒化シリコン膜および第２酸化シリコン膜を含むＯＮＯ膜を形成する工程と、
    （ｅ１）前記第２導体膜を一部除去して、前記第１導体膜の上面および前記ＯＮＯ膜の上面を露出させることで、前記半導体基板の主面に沿う第１方向において隣り合い、互いに絶縁された前記第１導体膜および前記第２導体膜を含む容量素子を形成する工程と、
    を有する、半導体装置の製造方法。
13. （ｆ１）前記（ｅ１）工程の後、露出している前記ＯＮＯ膜を除去する工程と、
    （ｇ１）前記容量素子を覆う層間絶縁膜を前記半導体基板上に形成する工程と、
    （ｈ１）前記層間絶縁膜の上面を平坦化する工程と、
    （ｉ１）前記（ｈ１）工程の後、前記層間絶縁膜を貫通するコンタクトプラグを形成する工程と、
    （ｊ１）前記（ｉ１）工程の後、前記層間絶縁膜上に配線層を形成する工程と、
    をさらに有する、請求項１２記載の半導体装置の製造方法。
14. 前記（ｃ１）工程では、前記半導体基板上の第１領域に前記第１導体膜からなる選択ゲート電極を形成する加工を行い、
    前記半導体基板上の第２領域に、前記第１方向に直交する第２方向に延在する前記第１導体膜のパターンを、前記第１方向に並べて複数形成する加工を行い、
    前記（ｅ１）工程では、前記第２導体膜を一部除去することで、前記選択ゲート電極の側壁に、前記ＯＮＯ膜を介して隣接する、前記第２導体膜からなるメモリゲート電極を形成し、
    前記第２領域では、前記第１方向において隣り合う前記第１導体膜と、その間に埋め込まれた前記第２導体膜とを含む前記容量素子を形成し、
    （ｆ２）前記（ｅ１）工程の後、前記（ｇ１）工程の前に、前記選択ゲート電極および前記メモリゲート電極の横の前記半導体基板の上面に不純物を打ち込み、前記半導体基板の上面にソース・ドレイン領域を形成することで、
    前記選択ゲート電極、前記メモリゲート電極、前記ＯＮＯ膜および前記ソース・ドレイン領域を有する不揮発性メモリを形成する工程、
    をさらに有する、請求項１３記載の半導体装置の製造方法。

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