JP2010508167A - マイクロマシンデバイスの製造方法 - Google Patents

Abstract

本発明は、電気回路を含む基板（１０）の上に、少なくとも１つのマイクロマシン構造を含むマイクロマシンデバイスを、下方の電気回路に影響を与えることなく作製する方法を提供する。この方法は、電気回路を含む基板（１０）の上に、保護層（１５）を形成する工程と、少なくとも１つのマイクロマシン構造を形成するための複数のパターニングされた層を保護層（１５）の上に形成する工程であって、複数のパターニングされた層は、少なくとも１つの犠牲層（１８）を含む工程と、その後に、犠牲層（１８）の少なくとも一部を除去して、少なくとも１つのマイクロマシン構造を開放する工程とを含む。この方法は、更に、保護層（１５）を形成する前に、マイクロマシンデバイスの製造中に使用される最高温度より高い温度で基板（１０）をアニールする工程を含み、アニールは、その後の製造工程中に、保護層（１５）の下での気体の形成を防止する。本発明は、また、本発明の具体例にかかる方法で得られたマイクロマシンデバイスを提供する。

Description

本発明は、例えばＭＥＭＳ（micro-electromechanical system：微小電気機械システム）デバイスのようなマイクロマシンデバイスに関する。更に、本発明は、例えばＣＭＯＳ回路を含む基板のような電気回路を含む基板上に、例えばＭＥＭＳのような少なくとも１つのマイクロマシン構造を含む、例えばＭＥＭＳのようなマイクロマシンデバイスの製造方法、および、それにより得られた、例えばＭＥＭＳのようなマイクロマシンデバイスに関する。本方法では、例えばＣＭＯＳ回路のような下方の回路に影響を与えることなく、例えばＣＭＯＳのような電気回路を含む基板上にマイクロマシンデバイスを形成することができる。

例えば加速度計、ジャイロスコープ、インクジェットプリンタのヘッドのようなマイクロマシンシステム（ＭＥＭＳ）は、使用が増加している。将来の傾向は、高性能でより小型のシステムに向かっている。より小型のシステムと高性能との双方を得る方法は、ドライブ、制御、及び信号処理の電子器機を含むＣＭＯＳ基板上に、ＭＥＭＳのモノリシック集積化を行うことである。これは、例えば容量検出の寄生を減らすことで、ＭＥＭＳの性能を改良できる。更に、このアプローチは非常にコンパクトな集積解であり、パッケージを小型化できる。

ＭＥＭＳデバイスと埋め込まれた電子器機のモノリシック集積化を得ることは簡単ではない。なぜなら、異なる材料と処理技術が同じ基板上で組み合わせなければならないからである。近年、ＭＥＭＳと埋め込まれた電子器機のモノリシック集積化を達成するためには、以下の３つのアプローチがある。（１）最初にＭＥＭＳデバイスを処理し、次に例えばＭＥＭＳデバイスの隣に集積回路を形成する。（２）ＭＥＭＳデバイスと集積回路の双方を混合して形成する。（３）最初に集積回路を処理し、次に例えば集積回路の上にＭＥＭＳデバイスを形成する（ポスト処理とも呼ばれる）。

第３のアプローチは、下方の回路技術の深い知識の必要無しに、下方の信号処理回路の上でモジュール式にデバイスを処理し相互接続する可能性を提供する。しかしながら、ポスト処理は、許容されるＭＥＭＳプロセスと材料に、非常に厳しい要求を課す。下方の回路のダメージおよび／または下方の回路の性能の低下を避けるために、ＭＥＭＳ作製温度は、４５０℃より低くしなければならず、ＭＥＭＳ処理中に使用される化学剤の制限も考慮しなければならない。例えば多結晶のシリコンゲルマニウム（多結晶ＳｉＧｅ）は、ＭＥＭＳのポスト処理にとって魅力的な材料である。多結晶ＳｉＧｅは、Ｓｉに似た特性を有するが、多結晶Ｓｉで必要とされるより実質的に低い温度で処理できる半導体合金材料である。このため、多結晶ＳｉＧｅは、好ましい温度で、所望の電気的、機械的特性を有するＭＥＭＳデバイスを作製できる。ＭＥＭＳのポスト処理で使用される化学剤に対する下方のＣＭＯＳ回路を保護するための最新の解決法では、保護層が用いられ、またはＣＭＯＳ回路に影響する化学剤の使用が避けられる。

米国特許第６，２１０，９８８では、電気回路を含む基板上にＭＥＭＳ構造を作製する方法が記載され、かかる方法では、ＭＥＭＳデバイスのグランド面層と構造層が、ＳｉＧｅ層により形成される。一の具体例では、高いＧｅ含有量のＳｉＧｅ層または純粋のＧｅ層が、ＭＥＭＳ構造の製造プロセスで、犠牲層として使用される。このタイプの犠牲層は、下方の電気回路に影響しない、過酸化水素のような化学剤により除去できる。米国特許第６，２１０，９８８の他の具体例では、犠牲層としてシリコン酸化物が使用される。ＭＥＭＳ構造の開放中にＨＦによる攻撃からＭＥＭＳデバイスの下方の電気回路を保護するために、犠牲層の形成前に保護層が形成される。この文献で示されるように、アモルファスＳｉが、この保護層にとって有用な材料であることが見出された。

米国特許第６，９１７，４５９では、電気回路を含む基板上に、ＭＥＭＳデバイスを形成する方法が記載されている。この方法では、誘電体層が基板上に形成され、この誘電体層は平坦化されて実質的に平坦な面を形成し、誘電体層の平坦化後に保護層が形成される。この保護層は、例えば炭化シリコンのような、続くＭＥＭＳ処理に使用されるエッチング液に耐性のある材料から形成される。

しかしながら、上述の方法では、保護層を形成した場合に、下方にある欠陥を複製することで、保護層中に欠陥が形成されうる。例えばＭＥＭＳ層の形成および／またはそれらの層をパターニングするためのエッチングプロセスのような、例えばＭＥＭＳデバイスの作成中に保護層の下部に気体が形成された結果、またはＭＥＭＳ作製中に使用されるプロセスの結果による。保護層中のこのような欠陥の存在は、エッチング液が保護層を突き抜けて、ＣＭＯＳ回路のような下方の電気回路にダメージを与えることとなる。

米国特許第６，２１０，９８８号 米国特許第６，９１７，４５９号

本発明の具体例の目的は、電気回路を含む基板にマイクロマシンデバイスを形成する方法、およびそれにより得られたマイクロマシンデバイスを提供することである。

第１の形態では、例えばマイクロ電気機械システム（micro-electromechaninal: MEMS）デバイスのようなマイクロマシンデバイスを、例えばＣＭＯＳのような電気回路を含む基板上に作製する方法であって、ＭＥＭＳのようなマイクロマシンデバイスは少なくとも１つの例えばＭＥＭＳのようなマイクロマシン構造を含む方法を提供する。この方法は、
基板の上に、保護層を形成する工程と、
少なくとも１つの、例えばＭＥＭＳのようなマイクロマシン構造を形成するための複数のパターニングされた層を保護層の上に形成する工程であって、複数のパターニングされた層は、少なくとも１つの犠牲層を含む工程と、
その後に、犠牲層の少なくとも一部を除去して、少なくとも１つの、例えばＭＥＭＳのようなマイクロマシン構造を開放（release）する工程と、を含む。

この方法は、更に、保護層を形成する前に、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中に使用される最高温度より高い温度で基板をアニールする工程を含み、アニールは、その後の製造工程中に、保護層の下での気体の形成を防止する。

マイクロマシンデバイスの製造中に使用される最高温度より高い温度で基板をアニールする工程は、基板の加熱が必要な製造プロセスの工程中に、下方の層からの気体の形成による保護層の損傷を防止する。

本発明の具体例にかかる方法は、マイクロマシンデバイスの製造中に、下方の回路の良好な保護を提供する。これは、保護層中の欠陥数を低く保たれることを確認することで行われ、これにより例えば保護層を通る化学剤の貫通のような問題を避ける。

保護層は、例えばＳｉＣを含む。本発明の他の具体例では、他の好適な材料を、保護層の形成に使用しても構わない。

本発明の具体例にかかる方法の長所は、シリコン酸化物（ＳｉＯ_２）のような安価で標準的な材料を使用できることであり、例えばＧｅ犠牲層に比較して、これらは容易に平坦化でき、例えば吸着の無い気相ＨＦ開放のような標準的な方法により除去できる。

本発明の具体例にかかる方法は、更に、保護層の形成前に、１／ｃｍ^２より少ない欠陥数、例えば０．１／ｃｍ^２より少ない、または０．０１１／ｃｍ^２より少ない欠陥数を有する例えば実質的に平坦な誘電体上部層のような誘電体上部層を基板上に形成する工程を含む。

本発明の具体例では、例えば実質的に平坦な誘電体上部層のような誘電体上部層を形成する工程は、
基板の上に誘電体層を形成する工程と、
誘電体層を平坦化する工程と、
誘電体層中の欠陥数を、１／ｃｍ^２より少なく、例えば０．１／ｃｍ^２より少なく、または０．０１／ｃｍ^２より少なく減らすために基板をアニールする工程と、を含んでも良い。

本発明の他の具体例では、例えば実質的に平坦な誘電体上部層のような誘電体上部層を形成する工程は、
基板の上に第１誘電体層を形成する工程と、
第１誘電体層を平坦化する工程と、
下方の層から欠陥や形状を写し取らない堆積技術を用いて、第１誘電体層の上に第２誘電体層を形成し、これにより１／ｃｍ^２より少ない、例えば０．１／ｃｍ^２より少ない、または０．０１／ｃｍ^２より少ない欠陥数を含む誘電体層を形成する工程と、を含んでも良い。

第２誘電体層を形成する工程は、高密度プラズマ気相成長により行われても良い。

その後の製造工程中に保護層の下での気体の形成を防止するための基板のアニール工程は、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中に使用される最高温度より、１℃から１０℃だけ高い温度で行われても良い。本発明の具体例で、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中に使用される最高温度は４５０℃である。他の具体例では、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中に使用される最高温度は、４５０℃より低く、または４００℃より低い。

本発明の具体例では、基板上に保護層を形成する工程は、実質的に平坦な保護層を形成する工程で行われても良い。

本発明の具体例では、例えばＭＥＭＳのようなマイクロマシンデバイスの製造プロセスの材料とプロセスパラメータは、高品質の保護層に影響しないように選択される。高品質とは、保護層が低欠陥密度を有し、製造プロセス中に使用される化学剤に対して低い浸透性を示すことを意味する。換言すれば、例えばＭＥＭＳのようなマイクロマシンデバイスの製造プロセスの材料とプロセスパラメータは、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中および製造後において、保護層が、１／ｃｍ^２より少ない、例えば０．１／ｃｍ^２より少ない、または０．０１／ｃｍ^２より少ない欠陥数を有し、保護層は、基板と、より重要な基板上の電気回路を、例えば複数のパターニングされた層を形成する処理工程のような更なる処理工程から保護し、犠牲層を部分的に除去する処理工程の影響から保護する。本発明の具体例では、高品質の保護層を得るために、保護層はより平坦に形成され、保護層中の欠陥数が減らされることが好ましい。更には、例えばピンホール、マイクロクラック、または密度変化のような保護層を通って延びる欠陥の数を実質的にゼロまで減らす。保護層を通って延びる欠陥を除去または少なくとも低減すると、ポストプロセス（例えばＭＥＭＳ犠牲層エッチング）中に使用された化学剤が保護層を貫通するのを避けて、下方の電気回路の良好な保護を得ることができる。

本発明の具体例では、プロセスパラメータは、例えば、使用される材料、異なる層を形成するのに使用される堆積方法、堆積温度、および／または異なる層の堆積中に使用される堆積圧力、堆積電力、エッチング技術、および／またはエッチング化学剤である。

複数のパターニングされた層を保護層の上に形成する工程は、少なくとも１つの電極を形成するために、電極材料の層を堆積する工程を含んでも良い。少なくとも１つの電極を形成する工程は、例えば電極材料の層のエッチングのようなパターニングにより行われても良い。

電極材料の層は、例えば、Ｓｉ_１−ｘＧｅ_ｘ（０．５＜ｘ＜０．６５）を含んでも良い。電極材料の層は、例えば、プラズマエンハンス化学気相成長またはプラズマアシスト化学気相成長で行われても良い。

電極材料の層の堆積は、電極材料の層中の応力が最小になるような、堆積温度、堆積圧力、および堆積電力で行われても良い。電極材料の層中の応力が最小になるとは、電極材料の層中の応力が１００ＭＰａより低く、例えば５０ＭＰａより低く、または１０ＭＰａより低いことを意味する。電極材料の層中の応力は、引っ張りでも良く、残留引っ張り応力と呼ばれるものでも良い。

電極材料の層のエッチング工程は、例えば、ＨＢｒ系反応性イオンエッチングプロセスにより行われても良い。

本発明の具体例では、電気回路は、少なくとも１つの電気接続パッドを含む。本発明にかかるこの方法は、それらの具体例では、更に、保護層の形成後、および複数のパターニングされた層の形成前に、少なくとも１つの電気的な導電構造を、下方にある電気回路の電気接続パッドが配置される場所に形成する工程を含んでも良い。

少なくとも１つの電気的な導電構造を形成する工程は、
少なくとも１つの電気接続パッドから保護層を通って延びる少なくとも１つのビアを形成する工程と、
電気的な導電材料で、少なくとも１つのビアを満たす工程と、
平坦化を行う工程と、を含んでも良い。

本発明の具体例では、少なくとも１つの電気的な導電構造は、電気接続パッドと、例えばＭＥＭＳのようなマイクロマシンデバイスの電極との間に、電気接続を形成するものであっても良い。

電気接続は、下方の電気回路を、ＭＥＭＳ電極のようなマイクロマシンデバイスの電極と電気的に接続するためと、下方の電気回路を、外部世界（ボンドパッド）と電気的に接続するための、双方に使用されても良い。

本発明の具体例では、例えばＭＥＭＳのようなマイクロマシンデバイスの処理後に保護層を通る電気接続を形成することにより、ＭＥＭＳ処理後に保護層を通るエッチングの必要性が避けられる。

複数のパターニングされた層を形成した後、および犠牲層を少なくとも部分的に除去した後に、この方法は更に、
電気的な導電構造が配置された場所に、犠牲層を通って少なくとも１つの開口部を形成する工程と、
少なくとも１つの開口部中に電気的な導電層を形成し、これにより少なくとも１つのボンドパッドを形成する工程とを含んでも良い。

電気的な導電層は、例えばＡｌおよび／またはＴａＮを含んでも良い。他の具体例では、電気的な導電層は、当業者に知られた他の適当な材料を含んでも良い。本発明の具体例では、少なくとも１つの電気的な導電構造は、電気接続パッドとボンドパッドとの間の電気接続を形成しても良い。

第２の形態では、本発明は、本発明の具体例を用いた製造方法の手段により得られたマイクロマシンデバイスを提供する。

第３の形態では、本発明は、電気回路を含む基板の上のマイクロマシンデバイスを提供し、このマイクロマシンデバイスは少なくとも１つのマイクロマシン構造を含み、電気回路と少なくとも１つのマイクロマシン構造との間に、１／ｃｍ^２より少ない、例えば０．１／ｃｍ^２より少ない、または０．０１／ｃｍ^２より少ない欠陥密度を有する保護層を含む。

本発明の具体例では、マイクロマシンデバイスは、更に、電気回路と少なくとも１つのマイクロマシン構造との間に、１／ｃｍ^２より少ない、例えば０．１／ｃｍ^２より少ない、または０．０１／ｃｍ^２より少ない欠陥密度を有する誘電体層を含んでも良い。

本発明の特定の好ましい形態は、独立請求項と従属請求項に示される。従属請求項の特徴は、独立請求項の特徴や、他の独立請求項との組み合わせても良い。

本発明の特徴、長所、および優位点は、図面と組み合わせた詳細な説明中で明らかになるなり、これらは本発明の原理を示す、この記載は、例としてのみ与えられ、本発明の範囲を限定するものでは無い。

本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 本発明の具体例にかかるマイクロマシンデバイスの製造方法の、連続した工程を示す。 異なる電極材料を用いる実験で使用された試料の概略図を示す。 気体のＨＦを用いてエッチングした後の小さな段差を覆う、８００ｎｍ膜厚の酸化層と３００ｎｍ膜厚のＳｉＣ層を有するウエハのＳＥＭ像を示す。

本発明は、特定の具体例について、添付図面を参照しながら詳細に説明するが、本発明はこれらにより限定されるものではなく、請求の範囲によってのみ限定されるものである。記載された図面は、単に概略であり、限定するものではない。図面において、図示目的で、いくつかの要素の大きさは拡張され、縮尺通りに記載されていない。寸法と相対寸法は、本発明の実施の実際の縮小には対応していない。

更に、明細書や請求の範囲中の、第１、第２等の用語は、類似の要素の間で区別するために使用され、順序や他の方法において、時間的、空間的順序を表す必要はない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明の具体例は、ここに記載や図示されたものと異なる順序によっても操作できることを理解すべきである。

また、明細書や請求の範囲中の、上、上に、等の用語は、記載目的のために使用され、相対的な位置を示すものではない。そのように使用される用語は、適当な状況下で入替え可能であり、ここに記載された発明は、ここに記載や図示されたものと異なる位置でも操作できることを理解すべきである。

また、請求の範囲で使用される「含む（comprising）」の用語は、それ以降に示される要素に限定して解釈されること排除するものであり、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではない。本発明では、単にデバイスに関連した構成要素がＡとＢであることを意味する。

この明細書を通じて参照される「一の具体例（one embodiment）」または「具体例（an embodiment）」は、この具体例に関係して記載された特定の長所、構造、または特徴は、本発明の少なくとも１つの具体例に含まれることを意味する。このように、この明細書を通して多くの場所の「一の具体例（one embodiment）」または「具体例（an embodiment）」の語句の表現は、同じ具体例を表す必要はなく、表しても構わない。更に、特定の長所、構造、または特徴は、この記載から当業者に明らかなように、１またはそれ以上の具体例中で適当な方法で組み合わせることができる。

同様に、本発明の例示の記載中において、能率的に開示し、多くの発明の形態の１またはそれ以上の理解を助ける目的で、本発明の多くの長所は、時には１つの具体例、図面、またはその記載中にまとめられることを評価すべきである。しかしながら、この開示の方法は、請求される発明がそれぞれの請求項に記載されたものより多くの特徴を必要とすることを意図して表されていると解釈すべきではない。むしろ、以下の請求項が表すように、発明の態様は、１つの記載された具体例の全ての長所より少なくなる。このように詳細な説明に続く請求の範囲は、これにより詳細な説明中に明確に含まれ、それぞれの請求項は、この発明の別々の具体例としてそれ自身で成立する。

更に、ここで記載された幾つかの具体例は幾つかの特徴で、他の具体例に含まれる以外の特徴を含み、異なった具体例の長所の組み合わせは、本発明の範囲に入ることを意味し、当業者に理解されるように異なった具体例を形成する。例えば、以下の請求の範囲では、請求された具体例のいくつかは、他の組み合わせにおいても使用することができる。

ここで与えられる明細書において、多くの特別な細部が示される。しかしながら、本発明の具体例はそれらの特別な細部無しに実施できることを理解すべきである。他の例では、公知の方法、構造、および技術は、この記載の理解をわかりにくくしないために、詳細には示されていない。

明細書および請求の範囲で使用される「基板（substrate）」の用語は、使用される下方の材料を含み、または材料からなり、または、その上にＭＥＭＳデバイス、機械的、電子的、電気的、気体、流体、または半導体成分等、回路、またはエピタキシャル層を形成することができる。本発明の多くの具体例では、基板は、例えばドープされたシリコン基板、ガリウムアーセナイド（ＧａＡｓ）基板、ガリウムアーセナイドフォスファイド（ＧａＡｓＰ）基板、インジウムフォスファイド（ＩｎＰ）基板、ゲルマニウム（Ｇｅ）基板、またはシリコンゲルマニウム（ＳｉＧｅ）基板のような半導体基板を含んでも良い。基板は、半導体基板部分に加えて、例えばシリコン酸化物層、またはシリコン窒化層のような絶縁層を含んでも良い。

「基板」の用語は、またシリコン・オン・ガラスやシリコン・オン・サファイアのような基板を含む。「基板」の用語は、このように、興味のある層や部分の下にある層のための要素を一般に規定するのに使用される。基板は、例えばガラス基板やガラスまたは金属層のような、その上に層が形成される他の基礎でも良い。以下において、処理について、主としてシリコン基板の処理を参照しながら説明するが、当業者は、他の半導体材料系、ガラス、または重合材料のような材料に基づいて好適な具体例を実効することができ、当業者により同等のものとして適当な材料が選択できることを認めるであろう。

本発明は、本発明の多くの具体例の詳細な記載によって記載される。本発明の他の具体例が、本発明の真実の精神や技術的示唆から離れることなく、当業者の知識により形成できることができ、本発明は、添付された請求の範囲の文言によってのみ限定されることは明らかである。

本発明は、ポスト処理による、例えばＣＭＯＳ回路のような電気回路を含む基板上への、例えばＭＥＭＳデバイスのようなマイクロマシンデバイスのモノリシック集積化、およびそれにより得られたＭＥＭＳのようなマイクロマシンデバイスに関する。

「ポスト処理」は、電気回路が形成された後に、例えばＭＥＭＳデバイスのようなマイクロマシンデバイスが、基板上に形成されることを意味する。換言すれば、例えばＭＥＭＳデバイスのようなマイクロマシンデバイスが、電気回路が既に存在する基板に形成される。それゆえに、ＭＥＭＳデバイスのようなマイクロマシンデバイスの処理中に電気回路が影響、損傷、および／または破壊されないように注意を払う必要がある。

ポスト処理は、例えばＭＥＭＳデバイスのようなマイクロマシンデバイスの形成に許容される技術や使用される材料に対して厳しい要求を課す。基板の電気回路の特性の、損傷や劣化を避けるために、例えばＭＥＭＳのようなマイクロマシンデバイスの製造中に使用される最高温度が、例えば４５０℃以下、例えば４００℃以下に制限される。更に、例えばＭＥＭＳ構造のようなマイクロマシンの形成に使用される犠牲層を除去するエッチングのような、製造プロセス中に使用される化学剤が制限される。

本発明は、それゆえに、電気回路を含む基板に、ＭＥＭＳのようなマイクロマシン構造を少なくとも１つ含む、ＭＥＭＳのようなマイクロマシンデバイスを製造する方法を提供する。この方法は、
電気回路を有する基板の上に保護膜を形成する工程と、
保護膜の上に、少なくとも１つのマイクロマシンデバイスを形成するための、複数のパターニングされた層を形成する工程であって、複数のパターニングされた層は少なくとも１つの犠牲層を含む工程と、
その後に、少なくとも犠牲層の一部を除去し、少なくとも１つのマイクロマシン構造を開放する工程と、を含む。

この方法は、更に、保護層を形成する前に、マイクロマシンデバイスの製造中に使用される最高温度より高い温度で基板をアニールする工程を含み、アニール工程は、連続する製造工程中に、保護層の下に気体が形成されるのを防止するものである。

本発明の具体例にかかる方法は、例えば基板上に存在する電気回路の性能の損傷や劣化のような、下層の電気回路に影響を与えずに、電気回路を含む基板の上にＭＥＭＳのようなマイクロマシンデバイスを形成できる。

本発明の具体例では、マイクロマシンデバイスの製造中に、下層にある電気回路が、例えばＳｉＣを含む保護層の手段により保護される。この保護層を形成する前に、マイクロマシンデバイスを製造する工程で使用される最高温度より高い温度で基板を最初にアニールすることにより、基板と基板上にある層は、保護層の形成前に、脱ガスされる。「脱ガス」は、保護層を形成する前に、基板を加熱することにより、吸蔵された気体が基板や基板上の層から除去されることを意味する。

これにより、保護層の供給後にマイクロマシンデバイスの製造中に気体が形成されるのを防止する。なぜなら、気体の形成は、保護層の中に形成される欠陥の原因となるからである。これにより、本発明の具体例にかかる方法を用いて、このガスの形成と保護層中の欠陥の形成を防止し、例えば欠陥密度が１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような、低い欠陥密度が得られる。これは、ポスト処理中に使用される化学剤が、保護層を貫通するのを防止し、これにより例えばＣＭＯＳ回路のような下方の電気回路の損傷を避けることができる。

このように、高品質で低欠陥密度の保護層が得られ、ポスト処理中にこの高品質で低欠陥密度が維持されることが、本発明の具体例の特徴である。高品質を有するとは、マイクロマシンデバイスがその上に形成される基板上の電気回路に対して保護層が良好な保護を与えることを意味する。ここで保護は、例えばＭＥＭＳのようなマイクロマシンデバイスの製造プロセス中に使用される化学剤に対する保護である。低欠陥密度を有するとは、例えばピンホール、マイクロクラック、または密度変化のような保護層を通って延びる欠陥の数が、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような、実質的に０まで低減されることをいう。

本発明の具体例にかかる方法の他の特徴は、コンパクトの集積化の解を与えることや、基板上に例えばＣＭＯＳ回路のような電気回路の製造プロセス中に変更を導入することなく、例えばＭＥＭＳのようなマイクロマシンデバイスの集積化を可能とすることである。

これ以降、本発明の具体例にかかる方法の連続した工程について説明する。この記載は例示するものであり、これ以降に記載される処理工程と一連の処理工程は、本発明をこれに限定することを意図するものではない。更に、本方法は、ＣＭＯＳ回路である電気回路の手段により述べられる。これは、単に説明を容易にするためであり、本発明を如何なる方法においても限定することを意図しない。本発明の他の具体例では、電気回路はマイクロマシンデバイスと組み合わせることが他の電気回路であっても良い。

更に、この方法は、少なくとも１つのＭＥＭＳ構造を含むＭＥＭＳデバイスのようなマイクロマシンデバイスの手段により説明される。これは単に説明を容易にするためであり、如何なる方法によっても本発明を限定することを意図するものではない。マイクロマシンデバイスは、その製造に犠牲層を必要とするマイクロマシンデバイスでもよい

本発明の具体例にかかる方法を用いて作製可能なＭＥＭＳデバイスの例は、例えば、マイクロミラー、加速度計、ジャイロスコープ、インクジェットプリントヘッド、およびアクチュエータである。ＭＥＭＳデバイスの下方の基板の電気回路は、ＭＥＭＳデバイスの駆動回路の例である。

本発明の具体例にかかるＣＭＯＳ基板１０上での、ＭＥＭＳポスト処理の一連の工程が、図１から図９に示される。主表面にＣＭＯＳ回路を含む基板１０が提供される。ＣＭＯＳ回路は、好適な方法で作製され、例えばＡｌ、Ｃｕ、Ｔｉ、Ｔａ、ＴａＮまたはそれらの組み合わせのような当業者に知られた好適な導電性材料を含む少なくとも１つの電気コンタクトパッド１２を含んでも良い。当業者に知られたように、ＣＭＯＳ回路を含む基板１０上に標準のＣＭＯＳパッシベーション層１１を堆積させた後、例えば化学気相成長（ＣＶＤ）、プラズマ強化ＣＶＤまたはプラズマアシストＣＶＤ（ＰＥＣＶＤ／ＰＡＣＶＤ）、又は高密度プラズマ（ＨＤＰ）ＣＶＤの手段により、標準のＣＭＯＳパッシベーション層１１の上に、第１誘電体層１３が堆積される。

本発明の具体例では、第１誘電体層１３は、シリコン酸化層またはシリコン窒化層である。しかしながら、他の具体例では、第１誘電体層１３の形成に、他の好適な誘電体材料が用いられても構わない。例えば、ＣＭＰによる平坦化と、ポストＣＭＰクリーニングのような洗浄の後、第１誘電体層１３は、平坦化工程により部分的に導入された多くの欠陥を含む。例えば、ポストＣＭＰ洗浄後に残された汚染が存在するかもしれず、また、平坦化された第１誘電体層１３中に気体や液体がトラップや吸蔵されるかもしれない。上述の工程後に得られる構造が、図１に示される。

本発明の具体例では、方法は、次の工程に、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような、低欠陥密度の、実質的に平坦な誘電体上部層１４を形成する工程を含む。低欠陥密度の誘電体上部層１４の形成は、異なる方法で行うことができる。

低欠陥密度の誘電体上部層１４を得るための１つの方法は、例えば続いてＣＭＰによる平坦化が行われる好適な堆積技術により基板上に実質的に平坦な誘電体層１３を形成し、アニール工程を行うことによる。アニール工程は、例えばＣＭＰ平坦化工程のより導入された欠陥や、有機物または無機物の汚染による欠陥、または例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いようなトラップされた気体や液体による欠陥のような、第１誘電体層１３中の欠陥を低減することができる。本発明の具体例では、アニール工程は、ポスト処理中に使用される最も高い処理温度より、例えば１℃から１０℃だけ高い温度、例えば５℃高い温度のような数℃高い温度で行われる。これじゃ、基板１０の脱ガスのためのアニール工程と同時に行っても良い。例えば、ポスト処理温度が４５０℃の場合、アニールは、例えば４５５℃で行われる。

これにより、これらの具体例では、アニール工程は、誘電体層１３中の欠陥を減らすと共に、基板１０と、基板１０の上に存在する層の材料の脱ガスの追加の効果を有する。しかしながら、本発明の具体例では、誘電体層１３中の欠陥の数を減らすための基板１０のアニールと、基板１０と基板１０の上に存在する層の材料の脱ガスのためのアニールは、異なった工程で行われても良い。

低欠陥密度の誘電体上部層１４を得るための第２の方法は、例えば、ＨＤＰ−ＣＶＤ（高密度プラズマ化学気相成長）やスピンオンのような、下方の層から欠陥や形状を写しとらない堆積技術のような適当な堆積技術を用いて、第１の平坦化された誘電体層１３の上に第２の誘電体層１４を堆積する。第２の誘電体層１４は、例えばＨＤＰ（高堆積温度）のシリコン酸化物、ＨＤＰシリコン窒化物、またはスピンオンガラスでも良い。例えば、下方の層から欠陥を写しとらない堆積技術のような適当な堆積技術を選択することにより、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような欠陥の数が得られる。

低欠陥密度の誘電体上部層１４を得るための他の方法は、第１の方法と第２の方法との組み合わせであり、例えば、少なくとも１つのアニール工程と、加えて上述の適当な堆積技術を用いた第１誘電体層１３の上への第２誘電体層１４の堆積工程とにより行われる。

図１、２に示される例では、最初に、第１誘電体層１３が基板１０の上に形成される（図１参照）。選択的に、第１誘電体層１３がアニールされ、この層１３中に存在する欠陥数が低減される。次に、第２誘電体層１４が、例えば第１誘電体層１３のような下方の層から欠陥を写しとらない堆積技術を用いて堆積される（図２参照）。

本発明の具体例にかかる低欠陥密度の実質的に平坦な誘電体上部層１４を得ることの重要性は、連続した工程で保護層１５が形成された場合（図３参照）、下方の層から欠陥および／または形状を引き継ぎ、保護層中の欠陥数が、例えば１／ｃｍ^２より低く、０．１／ｃｍ^２より低く、または０．０１／ｃｍ^２より低くなることにある。このように、低欠陥密度の実質的に平坦な誘電体上部層１４の存在は、例え下方の層から欠陥および／または形状が写し取られおよび／または増幅される堆積技術が用いられても、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような欠陥の数を有する低欠陥密度の実質的に平坦な保護層１５の形成を可能とする。更に、特に、ピンホール、マイクロクラック、または密度変化のような保護層１５を通って延びる欠陥の数は、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低い、実質的にゼロまで低減できる。

本発明の具体例では、保護層１５は例えばＳｉＣ層であり、ＣＭＯＳと互換性のある温度、例えば４５０℃より低い温度、更には４００℃より低い温度で、ＳｉＣの標準的な堆積技術として知られているＰＥＣＶＤ（プラズマエンハンスドＣＶＤ）やＰＡＣＶＤ（プラズマアシストＣＶＤ）の手段で堆積される。ＰＥＣＶＤやＰＡＣＶＤで堆積されたそのようなＳｉＣ層は、下方の層中に存在する欠陥を写し取り、下方の層中に存在する形状を平坦化しない。この方法で堆積されたＳｉＣ層は、下方の層から写し取られた欠陥を有し、下方の層の残る形状の上に形成されるホールやクラックのような欠陥を有する。これゆえに、上述のように、下方の層の欠陥を写し取る技術を用いる場合、上述のように、保護層１５を形成する前に、低欠陥密度の実質的に平坦な上部層１４の形成が必要となるであろう。

本発明の他の具体例では、しかしながら、低欠陥密度の平坦な誘電体上部層１４の形成は省略される。この場合、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低い欠陥数のような、低い欠陥数の保護層１５を形成するために、下層の標準的なＣＭＯＳパッシベーション層の具体例で、下方の層から欠陥を写し取らない堆積技術が使用される。この方法では、低欠陥密度の保護層１５が得られる。

保護層１５を堆積する前に、基板１０は、ＭＥＭＳデバイスの製造中に使用される最高温度より高い温度でアニールされる。これは、続く製造工程で、保護層１５の下方での気体の形成を防止するために行われる。換言すれば、保護層１５の形成前に、アニール工程は、基板１０と基板１０の上に存在する層の材料の脱ガスのために行われる。本発明の具体例では、第２誘電体層１４が形成された場合、アニール工程は、電気回路、標準ＣＭＯＳパッシベーション層１１、第１の平坦化誘電体層１３、および第２に誘電体層１４を含む基板１０の上で行われる。

本発明の他の具体例では、第１の平坦な誘電体層１３と保護層１５との間に第２誘電体層１４は形成されず、アニール工程は、誘電体層１３中の欠陥数を低減するためにも行われる。アニール工程は、例えば少なくとも２０分のような適当な時間、ポスト処理中に使用される最高温度より高い温度、例えば４５５℃で、不活性雰囲気、例えば形成ガス（Ｎ_２／Ｈ_２）雰囲気中で行われる。更なる具体例では、保護層１５が形成される前に誘電体層は形成されず、アニールは、電気回路と標準ＣＭＯＳパッシベーション層１１を含む基板に行われる。

製造プロセスで使用される最も高いポスト処理温度より、例えば１℃と１０℃の間のような僅かに高くなるように、アニール温度が選択される理由は、ポスト処理中に、保護層１５の下方に気体が形成されるのを避けるためである。保護層１５の下での気体の形成は避けなければならない。なぜならば、これにより、保護層１５の損傷が形成され、例えば、ポスト処理中に使用される化学剤が損傷した保護層１５を貫通し、下方の電気回路を損傷および／または劣化させるからである。

多くの実験が行われ、例えば誘電体上部層１４中の欠陥の存在と数の、欠陥の無いＳｉＣ保護層１５の品質への影響が研究された。１つの実験は、誘電体上部層１４としての平坦な８００ｎｍ膜厚の酸化層と、誘電体上部層１４の上の保護層１５としての３００ｎｍ膜厚のＰＥＣＶＤ層とを有するシリコンウエハ上で行われた。この実験では、第１ウエハは３００ｎｍＳｉＣ層を有し、下方の酸化層のＣＭＰ処理の無い第１ウエハが用いられた。即ち、ＳｉＣ層が堆積される前に、参照ウエハ上の酸化層はＣＭＰの手段により平坦化されない。このウエハでは、気相ＨＦエッチング後に、下方の酸化層の劣化は発生しなかった。

第２ウエハ上には、下方の酸化層のＣＭＰ処理を行うことなく３００ｎｍＳｉＣ層が堆積されたが、ＳｉＣの堆積後にＣＭＰ平坦化が行われた。このウエハもまた、気相ＨＦエッチング後に劣化を示さなかった。第３のウエハでは、標準的な酸化物ＣＭＰ平坦化が、ＳｉＣの堆積前に行われた。このウエハでは、２０分間、３５℃で気相ＨＦエッチングを行った後でさえ、下方の酸化層の明確な攻撃が見られた。このウエハの劣化は、１分間のウエットＨＦエッチング（４９％）の後にも見られる。これは、この場合、ＳｉＣ層１５が、この層１５を通る化学剤の貫通を避けるのに十分な程度まで欠陥が無くなっていないことを示す。これは、ＣＭＰ手段による下方の酸化層１４の平坦化が、酸化層１４と保護ＳｉＣ層１５との間の界面に残渣を残し、または欠陥を導入し、これが、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低い欠陥密度のＳｉＣ保護層１５のような、実質的に欠陥の無いＰＥＣＶＤ−ＳｉＣ保護層１５の成長を妨げるからである。

上述の実験は、保護層１５の下に誘電体上部層１４が存在する場合、この誘電体上部層１４は、例えばＰＥＣＶＤ−ＳｉＣ保護層のような保護層１５の形成前に、好適には、例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低いような低欠陥密度を有すべきであることを示す。実験は、更に、下方の誘電体層１４の平坦化が、良好なＳｉＣ保護層１５を得るために必要であることを示す。形状を有するウエハまたは層の上に堆積されたＳｉＣ保護層１５では、上述のような下方の層から欠陥を写し取る堆積技術が用いられた場合、保護としては不十分であることが示された。例えば、小さなステップ２１を覆う３００ｎｍ膜厚のＳｉＣ層１５を有するウエハで実験が行われた。気相ＨＦを用いたエッチング後に、ＳＥＭ写真（図１１参照）は、ＳｉＣ層１５の側壁のカバーは良好に見えるにもかかわらずステップ２１の位置で酸化層１４が攻撃されている（図１１中に矢印２２で示される）。

表１は、ＳｉＣ層１５の下に存在する、異なった処理が行われた誘電体層１４についてのＰＥＣＶＤ−ＳｉＣ層１５の保護品質が調査された実験の概略を示す。全てのウエハに対して、８００ｎｍ膜厚の誘電体層１３が、基板１０の上に堆積された。誘電体層１３は、続いて４２０℃でアニールされ、ＣＭＰ手段で平坦化された。このアニール工程は、本発明のアニール工程には対応しない。この後、異なる試料について、表１にまとめたような異なった処理が行われた。最後に、３００ｎｍ膜厚のＰＥＣＶＤ−ＳｉＣ層１５が全ての試料上に堆積され、続いて４２０℃でアニール工程が行われる。ＳｉＣ層１５の品質が、続いて、気相ＨＦエッチングを行い、ＳｉＣ層１５の下方の誘電体層１４の欠陥を検査することで評価された

表１：ＰＥＣＶＤ−ＳｉＣ層の保護特性と調査を行う実験の概略

低欠陥密度の酸化層１４を得るための基板のアニール無しで、酸化物ＣＭＰの直後にＳｉＣ堆積が行われた試料Ｄ１３を参照すると、６０分の気相ＨＦエッチング後に、保護層１５の下方の誘電体層１４の損傷が明らかに示される。

高密度プラズマ酸化物で下方の層からの欠陥を写し取らない新しいＩＭＤ（中間金属誘電体）酸化物１４の堆積後（試料Ｄ０４）、または欠陥密度を例えば１／ｃｍ^２より低い、０．１／ｃｍ^２より低い、または０．０１／ｃｍ^２より低く減らすためのシンター工程やアニール工程後（試料Ｄ０７およびＤ０９）、のいずれにおいても、またはＩＭＤ酸化物堆積とアニール工程との組み合わせにより（試料Ｄ０５）、ＳｉＣ層１５の保護特性が満足された。しかしながら、全ての酸化物の堆積が有用なわけでは無い。２０ｎｍＤＸＺ酸化物（ＰＥＣＶＤ酸化物）の堆積は、良好な保護特性を示さず（試料Ｄ０３）、これは欠陥がこの層中で増殖し、ステップカバレジが悪いためであろう。第２誘電体層１４の膜厚は、例えば５０ｎｍと８００ｎｍの間の範囲、１００ｎｍと５００ｎｍの間の範囲、１００ｎｍと３００ｎｍの間の範囲である。

本発明の他の具体例では、上述のように、例えばＳｉＣ保護層のような保護層が、ＨＤＰ−ＣＶＤまたはスピンオンの手段により形成される。それらの技術を用いると、保護層１５を形成する前に、低欠陥密度の実質的に平坦な誘電体上部層１４を形成する必要が無い。これらの具体例では、保護層１５を形成する前に、基板１０がマイクロマシンデバイスの製造中に使用される最高温度より高い温度でアニールされ、続く製造工程で保護層の下に気体が形成されるのを防止する。

例えば、アルミニウム酸化物、ポリイミド、エポキシ、ＢＣＢ、アモルファスシリコン、アモルファスゲルマニウム、またはアモルファスシリコンゲルマニウムのような、ＳｉＣ以外の材料が、保護層１５の形成に使用されても良い。堆積は、３００℃と４５０℃の間の範囲、例えば３００℃と４００℃の間の範囲、例えば３５０℃で行われても良い。保護層１５は、１００ｎｍより薄く、例えば１００ｎｍと５００ｎｍの間の範囲、例えば３００ｎｍである。保護層１５は、ＣＭＯＳ回路のような電気回路を含む基板上でＭＥＭＳデバイスのポスト処理中に使用される例えば化学剤の影響から、例えばＣＭＯＳ回路のような下方の電気回路を保護する機能を有しても良い。特に、保護層１５は、例えば犠牲層のエッチング中のようなポスト処理中に、下方の回路を保護しても良い（以下参照）。それゆえに、保護層１５は、可能な限り少ない欠陥を有し、例えば欠陥の数は１／ｃｍ^２より低く、０．１／ｃｍ^２より低く、または０．０１／ｃｍ^２より低い。

本発明の具体例にかかる方法は、更に、保護層１５を通り、下方のＣＭＯＳ電気回路の電気接続パッドから延びた電気接続を形成する工程を含んでも良い。これらの電気接続は、下方の電気回路をＭＥＭＳデバイスの電極（以下参照）に電気的に接続するためと、下方の電気回路を外部世界（ボンドパッド）に電気的に接続するための、双方に使用できる。それゆえに、保護層１５を形成した後、本発明の具体例にかかる方法の次の工程（図４に示す）で、誘電体層１１、１３、１４により形成されたスタックや保護層１５中に、例えばエッチングによりビア（via）が、例えば下方の電気回路の電気的な接続パッド１２が配置される位置に形成されてもよい。

これは、当業者に知られた好適な技術により行われても良い。例えばＳｉＣ保護層の場合、保護層１５は、米国特許６，５９９，８１４も記載された方法により例えば部分的に除去されても良い。この方法は、酸素含有プラズマを照射し酸化シリコン層を除去することにより、ＳｉＣ層１５の露出した部分を少なくとも部分的に酸化シリコン層中に転写する工程を含み、転写工程と除去工程は、誘電体層１４が露出するまで繰り返される。ＳｉＣ層１５は、純粋のシリコン酸化層に転写されず、少なくともＳｉとＯを含み、選択的にＣおよび／またはＮおよび／またはＨを含み、Ｃ／Ｎ／Ｈの部分はＯの部分より小さい層に転写される。それゆえに、形成された層は、ここでは酸化シリコン層と呼ばれる。ＣＭＯＳ回路の上部層は、例えばＣＭＯＳ回路のＣＭＯＳ構造の上部金属スタック（例えば電気コンタクトパッド）のＴｉＮ層は、ビアを形成するための、誘電体層１１、１３、１４および保護層１５のエッチング中に、エッチングストッパとして使用されても良い。

次の工程では、導電性プラグ１６が、例えばＣＶＤ、ＰＥＣＶＤ、または物理気相成長（ＰＶＤ）の手段によりビアの中に堆積される（図４参照）。このアプローチは、少なくとも１つのＣＭＯＳ電気コンタクトパッド１２から、保護層１５を通って延びる電気接続の形成を可能とする。導電性プラグ１６は、例えばＴｉ／ＴｉＮ／Ｗ金属スタックのような金属や金属スタック、または田度江波ドープされたＳｉＧｅのようなドープされた半導体を含む。例えば、Ｔｉ／ＴｉＮ／Ｗプラグの場合、最初に薄いＴｉ／ＴｉＮビアライナーがビア中に堆積され、このビアライナーは数ｎｍから数１０ｎｍの膜厚を有し、ビア金属（例えばＷ）が隣接する層中に拡散するのを防止する拡散バリアとして働く。ビアライナーを形成した後、ビアはビア金属（例えばＷ）で満たされ、その後、ＣＭＰ平坦化工程のような平坦化工程が行われる。プロセスのこの段階では、構造の表面は実質的に平坦であり、例えばＳｉＣ保護層のような保護層１５、例えばＷプラグのような金属プラグ１６のような導電体により形成される（図４参照）。

次の工程では、少なくとも１つのＭＥＭＳ構造を形成するために、複数のパターニングされた層が保護層１５の上に形成される。複数のパターニングされた層は、当業者に知られた適当な技術により行われる。複数のパターニングされた層は、いくつかのパターニングされた層と、例えば所定のＭＥＭＳ構造中で要求されるマイクロマシン構造を形成するのに必要ないずれかの材料を含む。堆積技術、エッチング技術、複数のパターニングされた層に使用される材料は、保護層１５に追加の損傷や欠陥を与えないように行われる。このため、堆積技術、エッチング技術、複数のパターニングされた層に使用される材料は、ＭＥＭＳデバイスの製造中および製造後の保護層１５中の欠陥の数が、常に１／ｃｍ^２より低く、例えば０．１／ｃｍ^２より低く、または０．０１／ｃｍ^２より低くなるように行われる。

本発明の具体例では、他の中で複数のパターニングされた層を形成は、ＭＥＭＳデバイスのための少なくとも１つの電極１７を形成するために、電極材料の層を形成しパターニングする工程を含む（図５参照）。この電極材料の層は、保護層１５の上に堆積される。電極材料の層のパターニングは、例えば、保護層１５および導電性プラグ１６に対して良好な選択性で電極材料の層を部分的にエッチングする工程を含む。本発明の具体例では、電極材料、電極材料を堆積させるのに使用される技術、および電極材料の層のパターニングのためのエッチングプロセスは、保護層１５中に欠陥を導入せず。導電性プラグ１６を攻撃しないものである。本発明の具体例では、電極材料の層は、Ｓｉ_１−ｘＧｅ_ｘ（０．５＜ｘ＜０．６５）を含む。しかしながら、本発明の具体例では、他の材料を使用しても良く、電極材料の層の定積やパターニングは、下方の保護層１５中に欠陥を導入しない。

少なくとも１つのＭＥＭＳ電極１７を形成するために、異なった材料を用いて実験が行われた。それらの実験に使用された試料の例を図１０に示す。シリコンウエハ１０上に、シリコン酸化層が堆積され、平坦化され、アニールされて、１／ｃｍ^２より低く、例えば０．１／ｃｍ^２より低く、または０．０１／ｃｍ^２より低い欠陥数を有する誘電体上部層１４が形成される。シリコン酸化物層１４の上にｍＳｉＣ層１５が堆積され、続いて電極材料の層を堆積しパターニングして少なくとも１つの電極１７を形成する。第１の試料では、少なくとも１つの電極の形成に７００ｎｍのＡｌ層が使用され、第２の試料では、少なくとも１つの電極の形成に１００ｎｍのＴｉＮ層が使用され、第３の試料では、少なくとも１つの電極の形成に３００ｎｍのＳｉＧｅ層が使用された。

電極材料の層を堆積した後、電極材料の層のパターニングのために、エッチング工程が行われた。７００ｎｍＡｌ層を含む試料と、１００ｎｍＴｉＮ層を含む試料のために、ＢＣｌ_３系のエッチング化学剤が使用された。ＳｉＧｅ層を含む試料のためには、ＨＢｒ系のエッチング化学剤が使用された。次の工程では、試料が気体のＨＦに晒され、加熱されたウエハステージを有するジメティック（Ｇｅｍｅｔｅｃ）のパッドヒュームシステム（Ｐａｄ Ｆｕｍｅ ｓｙｓｔｅｍ）中で、３５℃で６０分間エッチングされた。７００ｎｍＡｌスタックと、１００ｎｍＴｉＮ電極の双方で、ＳｉＣ層１５の下方の酸化層１４が攻撃され、ＳｉＣ層１５の完全な層間剥離が観察された。３００ｎｍＳｉＧｅ電極１７では、酸化層１４は攻撃されず、ＳｉＣ層１５が良好な保護層として残ることを示した。試料間で観察されたこの違いは、電極材料の層のパターニングに使用されたエッチング化学剤によるものである。これらの結果は、電極材料の層のエッチングの結果として、ＳｉＣ層１５の劣化は、最小にすべきであることを示している。電極材料の層のエッチング中に、保護層１５中に欠陥が形成されることは、適当なエッチング化学剤の選択により避けられる。例えば、ＳｉＧｅ電極１７の場合、ＨＢｒ系のエッチング化学種が用いられる。

更に、電極材料だけでなく、電極の機械的性質（例えば応力）は、保護層１５への損傷を避ける役割を果たす。例えば、電極材料の層１７と保護層１５との間の堆積中または熱サイクル中の応力の不整合は、保護層１５中の欠陥を生じることになる。応力の不整合は、内在的な材料特性の結果や、使用した堆積技術に関係する。たとえば、ＰＥＣＶＤの手段で電極材料の層が堆積されて形成され、残留引っ張り応力を有する３５０ｎｍの膜厚のＳｉＧｅ電極１７では、下方のＳｉＣ保護層１５の劣化はなく、一方、ＣＶＤの手段で電極材料の層が堆積されて形成され、残留圧縮応力を有する３５０ｎｍの膜厚のＳｉＧｅ電極１７では、ＳｉＣ保護層１５は明らかに劣化している。

本発明の具体例では、Ｓｉ_１−ｘＧｅ_ｘ層は、ＰＥＣＶＤまたはＰＡＣＶＤの手段により堆積される。１００ＭＰａより低いような、例えば５０ＭＰａの引っ張りより低い、または１０ＭＰａの引っ張りより低いような、低い残留引っ張り応力を有するＳｉ_１−ｘＧｅ_ｘ電極層は、残留圧縮応力を有する電極材料の層より好ましい。ＳｉＧｅ層中の応力を制御する方法は、例えば、ＵＳ２０００−０１６６４６７やＥＰ１８０１０６７に記載されている。

ＭＥＭＳデバイスの少なくとも１つの電極１７が、導電性プラグ１６と電気的に接続された場所では、電気接続は、ＭＥＭＳデバイスの電極１７とＣＭＯＳ電気接続パッド１２との間に形成されても良い。

保護層１５の上に形成された複数のパターニングされた層は、少なくとも１つの犠牲層１８を含み（図６参照）、犠牲層１８は、以下に記載するように、連続する処理中に少なくとも部分的に除去される。犠牲層１８は、例えばシリコン酸化物を含むが、他の具体例では、当業者に知られた他の適当な材料が使用されても良い。犠牲層１８を堆積させた後、この層は例えばＣＭＰにより平坦化され、例えばローカルエッチングによりパターニングされる。犠牲層１８のローカルエッチングは、例えばウエットエッチングや当業者に知られた他の適当な方法で行われ、ＭＥＭＳ電極１７の少なくとも１つは、エッチングストッパとして働く。

次の工程では、図７に示すように、例えばＳｉ_１−ｘＧｅ_ｘ（０．５＜ｘ＜０．８）のようなＭＥＭＳ構造層１９が堆積されパターニングされる。他の具体例では、当業者に知られた他の適当な材料が、構造層を形成するたまに使用される。構造層１９の膜厚は、例えば５０ｎｍと３０μｍの間の範囲である。構造層１９は、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤまたは蒸着の手段で堆積される。必要であれば、例えば光学の応用において、例えばマイクロミラーを形成するために、例えばＡｌ層のような少なくとも１つの追加の層が構造層１９の上に形成されても良い（図示せず）。

本発明の具体例では、次の工程で、例えばプラズマエッチングやウエットエッチングの手段により、例えば犠牲層１８を通るエッチングにより少なくとも１つの開口部が形成されても良い。少なくとも１つの開口部は、（上述の）先の工程で、例えば金属プラグ１６のような導電体が形成され、ＭＥＭＳ電極１７とは接続されていない場所をエッチングして形成される（図８参照）。保護層１５と導電性プラグ１６は、犠牲層１８中に開口部をエッチングする間、エッチングストッパ層として働く。犠牲層１８を通る少なくとも１つの開口部のエッチング後、少なくとも１つのボンドパッド２０が、保護層１５の上に形成され、ボンドパッドの少なくとも１つが導電性プラグ１６に電気的に接続される。これは、例えば、導電層の堆積とパターニングにより行われる（図８参照）。この方法では、電気接続が、下方のＣＭＯＳ回路の電気接続パッド１２と、外部世界（ボンドパッド２０）との間を接続する。本発明の具体例では、少なくとも１つのボンドパッド２０は、例えば、Ａｌおよび／またはＴｉＮおよび／またはＴａＮを含む。

上述のように、図８に示すようなＭＥＭＳデバイスと電気接続を形成するために、ＳｉＣ層１５を通るエッチングによりビアが形成される必要があり、スタックが誘電体層１１、１３、１４から形成され、それらのビアは、金属プラグ１６により埋められる（図４参照）。ＭＥＭＳ電極１７を形成するために電極材料の層をエッチングする間、それらのプラグ１６は、ボンドパッド２０が形成される領域で保護されていない。電極材料の層のエッチングの、ビアと金属プラグ１６の整合についての影響を調査する実験が行われた。ＳｉＧｅ電極層をＨＢｒ系化学剤を用いてプラズマエッチングし、Ｏ_２アッシングに基づくレジスト剥離やウエットポリマー洗浄（３分間のＨ_２ＳＯ_４／Ｈ_２Ｏ_２／Ｈ_２Ｏおよび２分間のＨＦ／Ｈ_２Ｏ）を行った後、金属プラグ１６の電気的特性の大きな劣化は見られなかった。

また、ビアライナー（ＷビアについてのＴｉＮライナー対Ｔｉ／ＴｉＮライナー）とビアエッチング時間の、少なくとも１つのボンドパッド２０と、下方の電気接続パッド１２への電気接続の、電気特性に対する影響が評価された。実験は、ビア（金属プラグ１６）を介して下方の電気接続パッド１２に接続された、２つのボンドパッド２０の直列な抵抗が測定されて行われた。表２に示す実験結果から、Ｔｉ／ＴｉＮライナーは、ＴｉＮライナーより低い抵抗となるが、ＴｉＮライナーでも良好な結果が得られることがわかる。更に、ボンドパッド２０と電気接続パッド１２との間で良好なコンタクトを得るには、十分に長いビアのエッチング時間が必要なこともわかった。

表２：直列な２つのボンドパッドの抵抗（ビアと下方の金属を介して接続）

少なくとも１つのボンドパッド２０を形成した後、次の工程で、犠牲層１８が少なくとも部分的に除去され、これにより、ＭＥＭＳ構造が開放される（図９）。これは、例えばウエットエッチングや当業者に知られた他の好適な方法により行われても良い。犠牲層１８がシリコン酸化物１８を含む本発明の具体例では、犠牲層１８は、気相ＨＦエッチングにより除去される。気相ＨＦを用いる長所は、吸着のないエッチングであり、金属ベースの膜に対して高い選択性を有し、保護層１５以外に、ＭＥＭＳの開放中に少なくとも１つのボンドパッド２０の保護を行う必要が無いことである。たとえば少なくとも１つのボンドパッド２０の金属のような導電性材料に対する、気相ＨＦエッチングの選択性や、気相ＨＦエッチング後の少なくとも１つのボンドパッドの整合が、実験的に検討された。それゆえに、Ａｌボンドパッド２０が、Ａｌの下方のバリア層とともに形成された。ＴｉＮバリア層がＡｌボンドパッド２０の下方に使用された場合、ボンドパッド２０は、気相ＨＦエッチング後に剥離した。Ａｌボンドパッド２０の下方のＴａＮバリア層の場合、気相ＨＦエッチング後に、下方の誘電体層の攻撃は見られず、ボンドパッド２０の電気的特性（例えば、ボンドパッド２０と下方の電気接続パッド１２との間の電気抵抗）の大きな劣化は見られなかった。

本発明の具体例にかかる方法により得られたＭＥＭＳデバイスは、１／ｃｍ^２より低いような、例えば０．１／ｃｍ^２より低く、または０．０１／ｃｍ^２より低いような、十分に低い欠陥密度を含み、例えばＭＥＭＳのようなマイクロマシンデバイスのポスト処理中に、保護層１５を通って化学剤が貫通するのを避けることができ、マイクロマシンデバイスの製造中に使用される最高温度は、例えば４００℃より低いような、４５０℃より低いことが、本発明の特徴である。このため、マイクロマシンデバイスがその上に形成される基板上に存在するＣＭＯＳ電気回路は、マイクロマシンデバイスの製造中に損傷を受けず、これにより、良好で、信頼性があり、適当な機能を示す。本発明の具体例にかかる方法のさらなる特徴は、標準的で安価な材料が犠牲層１８に使用できることであり、基板１０上のＣＭＯＳデバイスへの影響および／または損傷無しに、この犠牲層１８は容易に平坦化でき、ＭＥＭＳデバイスの吸着の無い気相ＨＦでの開放が可能となる。

好適な具体例、構造、および外形は、材料とともに、本発明のデバイスについてここで検討されたが、本発明の範囲や精神から離れることなく、形状や細部について多くの変形や修正を行うことができる。本発明の範囲内で、記載された方法について、工程を追加または削除することができる。

Claims (20)

1. 電気回路を含む基板（１０）に、少なくとも１つのマイクロマシン構造を含むマイクロマシンデバイスを作製する方法であって、
   電気回路を含む基板（１０）の上に、保護層（１５）を形成する工程と、
   少なくとも１つのマイクロマシン構造を形成するための複数のパターニングされた層を保護層（１５）の上に形成する工程であって、複数のパターニングされた層は、少なくとも１つの犠牲層（１８）を含む工程と、
   その後に、犠牲層（１８）の少なくとも一部を除去して、少なくとも１つのマイクロマシン構造を開放する工程と、を含み、
   更に、保護層（１５）を形成する前に、マイクロマシンデバイスの製造中に使用される最高温度より高い温度で基板（１０）をアニールする工程を含み、アニールは、その後の製造工程中に、保護層（１５）の下での気体の形成を防止する方法。
2. 更に、保護層（１５）の形成前に、１／ｃｍ^２より少ない欠陥数を有する誘電体上部層（１４）を、基板（１０）の上に形成する工程を含む請求項１にかかる方法。
3. 誘電体上部層（１４）を形成する工程は、
   基板（１０）の上に誘電体層（１４）を形成する工程と、
   誘電体層（１４）を平坦化する工程と、
   誘電体層（１４）中の欠陥数を、１／ｃｍ^２より少なく減らすために基板（１０）をアニールする工程と、を含む請求項２の記載の方法。
4. 実質的に平坦な誘電体上部層（１４）を形成する工程は、
   基板（１０）の上に第１誘電体層（１３）を形成する工程と、
   第１誘電体層（１３）を平坦化する工程と、
   下方の層から欠陥や形状を写し取らない堆積技術を用いて、第１誘電体層（１３）の上に第２誘電体層を形成し、これにより１／ｃｍ^２より少ない欠陥数を含む誘電体層（１４）を形成する工程と、を含む請求項２に記載の方法。
5. 第２誘電体層を形成する工程は、高密度プラズマ気相成長により行われる請求項４に記載の方法。
6. 基板（１０）の上に保護層（１５）を形成する工程は、実質的に平坦な保護層（１５）を形成する工程で行われる請求項１〜５のいずれか１項に記載の方法。
7. その後の製造工程中に保護層（１５）の下での気体の形成を防止するための基板（１０）のアニール工程は、マイクロマシンデバイスの製造中に使用される最高温度より、１℃から１０℃だけ高い温度で行われる請求項１〜６のいずれか１項に記載の方法。
8. 本方法のプロセスパラメータは、マイクロマシンデバイスの製造中および製造後において、保護層（１５）が１／ｃｍ^２より少ない欠陥数を有するように定められる請求項１〜７のいずれか１項に記載の方法。
9. 複数のパターニングされた層を保護層（１５）の上に形成する工程は、少なくとも１つの電極を形成するために、電極材料の層を堆積する工程を含む請求項１〜８のいずれか１項に記載の方法。
10. 電極材料の層は、Ｓｉ_１−ｘＧｅ_ｘ（０．５＜ｘ＜０．６５）を含む請求項９に記載の方法。
11. 電極材料の層の堆積は、プラズマエンハンス化学気相成長またはプラズマアシスト化学気相成長で行われる請求項９または１０に記載の方法。
12. 電極材料の層の堆積は、電極材料の層中の応力が、１０ＭＰａより低い引っ張り応力となる堆積温度、堆積圧力、および堆積電力で行われる請求項９〜１１のいずれか１項に記載の方法。
13. 少なくとも１つの電極（１７）を形成する工程は、更に、電極材料の層をパターニングする工程を含む請求項９〜１２のいずれか１項に記載の方法。
14. 電極材料の層のエッチング工程は、ＨＢｒ系反応性イオンエッチングプロセスにより行われる請求項１３に記載の方法。
15. 電気回路は、少なくとも１つの電気接続パッド（１２）を含み、この方法は、更に、保護層（１５）の形成後、および複数のパターニングされた層の形成前に、少なくとも１つの電気的な導電構造を、下にある電気回路の電気接続パッド（１２）が配置される場所に形成する工程を含む請求項１〜１２のいずれか１項に記載の方法。
16. 少なくとも１つの電気的な導電構造を形成する工程は、
    少なくとも１つの電気接続パッド（１２）から保護層（１５）を通って延びる少なくとも１つのビアを形成する工程と、
    電気的な導電材料（１６）で、少なくとも１つのビアを満たす工程と、
    平坦化を行う工程と、を含む請求項１５に記載の方法。
17. 更に、複数のパターニングされた層を形成した後、および犠牲層（１８）を少なくとも部分的に除去した後に、電気的な導電構造が配置された場所に、犠牲層（１８）を通って少なくとも１つの開口部を形成する工程と、
    少なくとも１つの開口部中に電気的な導電層を形成し、これにより少なくとも１つのボンドパッド（２０）を形成する工程と、を含む請求項１５または１６に記載の方法。
18. 請求項１〜１７のいずれかの製造方法で製造されたマイクロマシンデバイス。
19. 電気回路を含む基板（１０）の上のマイクロマシンデバイスであって、マイクロマシンデバイスは少なくとも１つのマイクロマシン構造を含み、電気回路と少なくとも１つのマイクロマシン構造との間に、１／ｃｍ^２より少ない欠陥数を含む保護層（１５）を含むマイクロマシンデバイス。
20. 更に、電気回路と少なくとも１つのマイクロマシン構造との間に、１／ｃｍ^２より少ない欠陥密度を有する誘電体層（１４）を含む請求項１９に記載のマイクロマシンデバイス。

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