JP2009038894A

JP2009038894A - 電源制御回路

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Publication number: JP2009038894A
Application number: JP2007200838A
Authority: JP
Inventors: Akifumi Ran; 明文蘭
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2007-08-01
Filing date: 2007-08-01
Publication date: 2009-02-19
Anticipated expiration: 2027-08-01
Also published as: JP5034750B2

Abstract

【課題】より簡単な構成でソフトスタート制御を行うことができる電源制御回路を提供する。
【解決手段】電源制御回路２２に電源＋Ｂが投入された直後において、出力電圧Ｖoutが低く、ＰＷＭ信号出力回路２５がデューティ１００％未満のＰＷＭ信号を出力しない期間は、過電流検出回路２３並びにＡＮＤゲート１５の作用によりＦＥＴ１を断続的に通電してスロースタート制御を行い、出力電圧Ｖoutの上昇に伴いＰＷＭ制御指令が上昇すると、ＰＷＭ信号出力回路２４がデューティ１００％未満のＰＷＭ信号を出力するようになると定常的な動作状態に移行する。
【選択図】図１

Description

本発明は、スイッチング素子をＰＷＭ制御してインダクタの通電時間を変化させることで、出力される電源の電圧を制御する電源制御回路に関する。

ＤＣ／ＤＣコンバータのような電源回路は、降圧型の場合は電源とグランドとの間にパワーＭＯＳＦＥＴのようなスイッチング素子とコイル及びコンデンサとの直列回路を配置し、出力する電源の電圧と基準電圧との差に応じて生成したＰＷＭ信号によりＦＥＴをスイッチングさせる。斯様な構成の電源回路では、電源が投入されて動作を開始した直後は出力電圧と基準電圧との差が極めて大きいため、コイルに大きな突入電流が流れるおそれがある。そこで、電源投入時に流れる電流を徐々に上昇させるよう、所謂ソフトスタート制御を行う必要がある。

例えば、特許文献１には、ソフトスタート制御を行う電源制御回路として以下のような構成が開示されている。電源制御回路の出力電圧と、Ｄ／Ａコンバータの出力検出電圧Ｖfbとをコンパレータで比較し、そのコンパレータの出力信号でカウンタをカウントアップさせ、そのカウントデータを前記Ｄ／ＡコンバータがＤ／Ａ変換する。エラーアンプは、Ｄ／Ａコンバータの出力電圧Ｖdacと、基準電圧Ｖrefとの何れか低い方を検出電圧Ｖfbと比較した結果をＰＷＭ指令としてＰＷＭ信号を生成し、ＦＥＴのゲートに出力する。そして、電源が投入されると、Ｄ／Ａコンバータの出力電圧Ｖdacを、基準電圧Ｖrefに達するまでの間、検出電圧Ｖfbと比較した結果に基づきカウンタにより順次上昇させて、ソフトスタート制御を行うようになっている。
特開２００６−３２５３３９号公報

しかしながら、特許文献１に開示されている構成では、カウンタ及びＤ／Ａコンバータが必要であり、回路規模が大きくなるという問題がある。
本発明は上記事情に鑑みてなされたものであり、その目的は、より簡単な構成でソフトスタート制御を行うことができる電源制御回路を提供することにある。

請求項１記載の電源制御回路によれば、入力電源が投入されて動作を開始した直後は出力電圧が低いため、ＰＷＭ指令生成回路に設定される基準電圧との差が大きく、生成されるＰＷＭ制御指令のレベルは高くなり、ＰＷＭ信号出力回路より出力されるＰＷＭ信号のデューティは１００％になる。そして、過電流検出回路により検出される電流も過電流レベルに達しないため、スイッチング素子に対しては、論理回路を介してデューティ１００％の連続通電信号が出力される。それによりインダクタが連続的に通電されて出力される電源の電圧は上昇する。
上記の状態が継続するとインダクタの通電電流が増大し、過電流検出回路により過電流検出信号が出力されるので、遅延回路により付与される遅延時間の経過後にスイッチング素子が遮断されてインダクタへの通電は停止し、過電流検出回路の検出電流はゼロになる。すると、遅延時間の経過後にスイッチング素子は再び導通し、インダクタへの通電が再開されて過電流検出回路の検出電流は上昇に転ずる。

従って、出力される電源の電圧が低く、ＰＷＭ信号出力回路が実質的にＰＷＭ信号（デューティ１００％未満）を出力しない期間は、過電流検出回路並びに論理回路の作用によりスイッチング素子は断続的に通電されるようになり、スロースタート制御が行われる。そして、出力電圧の上昇に伴いＰＷＭ制御指令が低下すると、ＰＷＭ信号出力回路はデューティ１００％未満のＰＷＭ信号を出力するようになり電源制御回路は定常的な動作状態に移行する。
その時点で、過電流検出回路は過電流を検出しなくなるので、論理回路はＰＷＭ信号をそのままスイッチング素子に通電信号として出力する。即ち、遅延回路と論理回路との作用により、従来よりも簡単な構成で電源投入時のスロースタート制御を実現することができる。

請求項２記載の電源制御回路によれば、基準電圧出力回路は、過電流検出回路に対し、基準値となる電圧信号を出力するとともに、ＰＷＭ信号監視手段により、ＰＷＭ信号が通常状態で出力されていないと判断されると前記電圧信号のレベルを低く設定し、ＰＷＭ信号が通常状態で出力されていると判断されると前記電圧信号のレベルを高く設定する。即ち、電源投入直後は、上述したようにデューティ１００％未満のＰＷＭ信号は出力されないため、過電流検出回路における基準値は低いレベルに設定され、過電流が検出されて初期動作時のスロースタート制御が実行される。一方、定常動作時は、デューティ１００％未満のＰＷＭ信号が出力されるので、過電流検出回路における基準値は高いレベルに設定され、過電流が検出されることはなくＰＷＭ信号がそのまま出力される。したがって、スロースタート制御時における過電流検出レベルを、定常動作時よりも低く設定することができる。

（第１実施例）
以下、本発明の第１実施例について図１乃至図５を参照して説明する。図１は、降圧型のＤＣ／ＤＣコンバータである電源制御回路の全体構成を示すものである。電源＋Ｂとグランドとの間には、ＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１，コイル（インダクタ）２，コンデンサ３の直列回路が接続されており、ＦＥＴ１のドレインとグランドとの間には、フリーホイールダイオード４が接続されている。

コイル２，コンデンサ３の共通接続点は、ゲイン抵抗５を介してエラーアンプ６の反転入力端子に接続されており、差動増幅回路であるエラーアンプ６の非反転入力端子には、バンドギャップ基準電圧回路（ＢＧ）７より１．２２Ｖの基準電圧ＶBGが与えられている。そして、エラーアンプ６の出力端子は、ＰＷＭ信号生成用のコンパレータ８の反転入力端子に接続されており、コンパレータ８の非反転入力端子には、搬送波出力回路９より三角波信号が搬送波として与えられている。
ＦＥＴ１のソース側には、電流検出部として抵抗素子１０が配置されている。また、電流検出部は、図２に示すように、ＦＥＴ１に対して電流検出用のＦＥＴ１１を並列に接続し、そのＦＥＴ１１のソースに抵抗素子１０を挿入して構成しても良い。

ＦＥＴ１のソースは、電流比較用のコンパレータ１３の非反転入力端子に接続されており、反転入力端子には、比較用の基準電圧ＶLIM（過電流ＩLIM相当の電圧）が与えられている。そして、コンパレータ１３の出力端子は、アナログフィルタ（遅延回路）１４を介してＡＮＤゲート（論理回路）１５の一方の入力端子に接続されており、他方の入力端子には、コンパレータ８の出力端子が接続されている。ＡＮＤゲート１５の出力端子は、プリドライバ１６を介してＦＥＴ１のゲートに接続されている。プリドライバ１６は、ＡＮＤゲート１５の出力レベルを反転してＦＥＴ１のゲートに駆動信号を与える。

図３は、アナログフィルタ１４の具体構成例を示すものである。アナログフィルタ１４は、シュミットトリガバッファ１７と、電源＋Ｂとグランドとの間に接続される充電用電流源１８及びコンデンサ１９の直列回路と、両者の共通接続点とグランドとの間に接続されるスイッチ回路２０及び放電用電流源２１とで構成されている。上記共通接続点は、バッファ１７の入力端子に接続されており、スイッチ回路２０のＯＮ／ＯＦＦはコンパレータ１３の出力信号Ｖcompによって行われる。
充電用電流源１８が流す定電流Ｉｃと、放電用電流源２１が流す定電流Ｉｄとの関係は、Ｉｃ＜Ｉｄとなるように設定されており、スイッチ回路２０がＯＦＦの場合、コンデンサ１９は電流源１８により充電され、スイッチ回路２０がＯＮの場合、コンデンサ１９は電流源２１により放電されるようになっている。

以上の構成において、コイル２，コンデンサ３，ダイオード４を除いたものが電源制御回路２２を構成している。また、抵抗素子１０及びコンパレータ１３が過電流検出回路２３を構成し、エラーアンプ６及びバンドギャップ基準電圧回路７がＰＷＭ指令生成回路２４を構成しており、コンパレータ８及び搬送波出力回路９がＰＷＭ信号出力回路２５を構成している。

次に、本実施例の作用について図４及び図５も参照して説明する。図５は、電源制御回路２２に電源＋Ｂが投入された場合の動作状態を示すタイミングチャートであり、図４は、図５（ｂ）の波形の一部（初期変化部分）を拡大して示す図である。電源＋Ｂが投入された直後は出力電圧Ｖoutのレベルが低いため、エラーアンプ６の出力信号Ｖerrのレベルは高く、ＰＷＭ制御指令はＰＷＭ搬送波の最高レベル以上となっている。したがって、コンパレータ８の出力はロウベルとなる。またこの時、電流検出部１０により検出される電流値も小さいので、電流比較用のコンパレータ１３の出力信号Ｖcompはハイレベルとなっている。
すると、アナログフィルタ１４は、スイッチ回路２０がＯＦＦとなり、コンデンサ１９は充電されているので出力信号Ｖfiltはハイレベルとなる。その結果、ＦＥＴ１のゲートにはロウレベルの駆動信号が出力され続けてＦＥＴ１はＯＮされるため、電源制御回路２２の出力電圧Ｖoutはコイル２及びコンデンサ３のＬＣ時定数により上昇する。

その状態で検出される電流値が上昇し、コンパレータ１３における基準電圧ＶLIMを超えると、コンパレータ１３の出力信号Ｖcompがロウレベルに変化する［図４（ａ），（ｂ），（１）参照］。すると、アナログフィルタ１４のスイッチ回路２０がＯＦＦからＯＮに切り替わりコンデンサ１９の放電が開始され、その端子電圧がバッファ１７の入力しきい値を下回ると、アナログフィルタ１４の出力信号Ｖfiltはロウレベルになる。すなわち、上記の作用により、アナログフィルタ１４の入力信号がハイからロウに切り替わった時点から、遅延時間ｔdoffが経過すると出力信号Ｖfiltがロウレベルになる［図４（ｃ），（２）参照］。それにより、ＡＮＤゲート１５の出力レベルはロウからハイに変化し、ＦＥＴ１はＯＦＦになる。

ＦＥＴ１がＯＦＦになると、抵抗素子１０における電圧降下がなくなり、コンパレータ１３の非反転入力端子のレベルは電源＋Ｂレベルまで上昇するので、出力信号Ｖcompは直ちにハイレベルとなる。すると、アナログフィルタ１４のスイッチ回路２０はＯＦＦになりコンデンサ１９の充電が開始され、その端子電圧がバッファ１７の入力しきい値を上回るとアナログフィルタ１４の出力信号はハイレベルになる。すなわち、上記の作用により、アナログフィルタ１４の入力信号がロウからハイに切り替わった時点から、遅延時間ｔdonが経過すると出力信号Ｖfiltがハイレベルになる［図４（ｃ），（３）参照］。

ＦＥＴ１がＯＦＦになると、コイル２には遅れ電流が流れるため、電流ＩLは時点（２）をピークとして減少に転じる。そして、上述のようにアナログフィルタ１４の出力信号Ｖfiltがハイレベルになると、ＡＮＤゲート１５の出力レベルはハイからロウに変化し、ＦＥＴ１は再びＯＮになる。すると、コイル電流ＩLは上昇に転じ［図４（ａ），（４）参照］、コンパレータ１３における基準電圧ＶLIMを超えると、コンパレータ１３の出力信号Ｖcompがロウレベルに変化し［図４（ａ），（５）参照］、（１）と同じ状態になる。

ここで、図５を参照する。図５（ａ）はＦＥＴ１のＯＮ／ＯＦＦ状態を示し、図５（ｃ）はＰＷＭ搬送波と出力電圧Ｖoutの変化とを示す。図５（ｃ）に示すように、電源＋Ｂの投入直後から出力電圧Ｖoutがある程度上昇するまでの期間は、デューティ１００％未満のＰＷＭ信号は出力されないが、図４において説明したコンパレータ１３並びにアナログフィルタ１４の作用によりＦＥＴ１は断続的にＯＮ／ＯＦＦされ、スロースタート制御が行われる。その結果として、図５（ｃ）に示す出力電圧Ｖoutの上昇変化は緩やかになっている。

そして、出力電圧Ｖoutレベルが上昇し、エラーアンプ６における検出電圧が基準電圧ＶBG付近になると、ＰＷＭ信号出力回路２４によりデューティ１００％未満のＰＷＭ信号が出力されてＦＥＴ１がＯＮ／ＯＦＦされ、出力電圧Ｖoutは目標とする電源電圧付近に制御される定常動作状態となる。その場合、正常な動作が継続すればコンパレータ１３により検出される電流が基準値ＩLIMを上回ることはないので、アナログフィルタ１４の出力信号Ｖfiltはハイレベルを維持し続ける。

以上のように本実施例によれば、電源制御回路２２に電源＋Ｂが投入された直後において、出力電圧Ｖoutが低く、ＰＷＭ信号出力回路２５がデューティ１００％未満のＰＷＭ信号を出力しない期間は、過電流検出回路２３並びにＡＮＤゲート１５の作用によりＦＥＴ１を断続的に通電してスロースタート制御を行い、出力電圧Ｖoutの上昇に伴いＰＷＭ制御指令が低下し、ＰＷＭ信号出力回路２４がデューティ１００％未満のＰＷＭ信号を出力するようになると定常的な動作状態に移行する。したがって、従来よりも簡単な構成で電源投入時のスロースタート制御を実現することができる。

尚、特許文献１では、従来のスロースタート制御を実現するための構成は、コンデンサを用いることが問題であるとして、カウンタとＤ／Ａコンバータとを用いる構成を採用しているが、上記のコンデンサは、時定数がｍｓオーダーの容量が大きなコンデンサである。本実施例において、アナログフィルタ１４がコンデンサ１９を備えているが、このコンデンサ１９は、時定数が高々μｓオーダーの容量が小さいもので、例えば電源制御回路２２をＩＣ化することを想定した場合でも、そのＩＣ内部に形成することが容易なサイズのコンデンサである。したがって、特許文献１において問題としているコンデンサとは機能が相違している。

（第２実施例）
図６及び図７は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の電源制御回路３１は、第１実施例の電源制御回路２２に対してカウンタ（ＰＷＭ信号監視手段）３２，可変基準電圧回路（基準電圧出力回路）３３を加えたもので構成される。

カウンタ３２は、搬送波出力回路９により出力される搬送波の出力数をカウントすると共に、コンパレータ８の出力信号によってリセットされるようになっており、カウンタ３２の出力信号Ｑは、可変基準電圧回路３３に与えられている。その可変基準電圧回路３３は、上記出力信号Ｑの状態に応じて、コンパレータ１３の反転入力端子に与える基準電圧のレベルを２段階に変化させる。
例えば、カウンタ３２は、リセット状態から搬送波の出力数を１０カウントすると、出力信号Ｑをハイレベルに変化させるようになっており、可変基準電圧回路３３は、出力信号Ｑがハイレベルの場合は基準電圧ＶLIMを低いレベルに設定し、出力信号Ｑがロウレベルの場合は基準電圧ＶLIMを高いレベルに設定する。

次に、第２実施例の作用について図７も参照して説明する。電源制御回路３１に電源＋Ｂが投入された直後は、カウンタ３２はリセットされる。この場合、コンパレータ１３はデューティ１００％未満のＰＷＭ信号を出力しないため、搬送波出力回路９が搬送波を１０周期分出力すると出力信号Ｑはハイレベルとなり、可変基準電圧回路３３は、基準電圧ＶLIMを低いレベルに設定する［図７（ｂ），（１）参照］。この状態で、第１実施例と同様にスロースタート制御が実行される。

そして、出力電圧Ｖoutが上昇し、ＰＷＭ信号回路２４がデューティ１００％未満のＰＷＭ信号を出力するようになると、カウンタ３２はコンパレータ８の出力信号によりリセットされ、出力信号Ｑはロウレベルとなり、可変基準電圧回路３３は、基準電圧ＶLIMをより高いレベルに設定する［図７（ｂ），（２）参照］。

以上のように第２実施例によれば、可変基準電圧回路３３は、カウンタ３２の出力信号Ｑの状態に応じて、コンパレータ１３に与える基準電圧ＶLIMをスロースタート制御時には低く設定し、定常動作時にはより高く設定するようにした。したがって、ＰＷＭ信号が定常的に出力されているか否かに応じて基準電圧ＶLIMのレベルを変更できるので、スロースタート制御時における過電流検出レベルを、定常動作時よりも低く設定することができる。

（第３実施例）
図８は本発明の第３実施例を示すものである。第３実施例は、遅延回路としてのアナログフィルタの別の構成例を示す。図８（ａ）に示すアナログフィルタ３４は、抵抗素子３５，コンデンサ１９及びバッファ１７による極めて一般的なＣＲフィルタであり、図８（ｂ）に示すアナログフィルタ３６は、図８（ａ）の抵抗素子３５に対して並列に、ダイオード３７及び抵抗素子３８の直列回路を接続したものである。すなわち、アナログフィルタ３６では、充電時は抵抗素子３５に対して抵抗素子３８が並列となるため時定数が小さく、放電時は抵抗素子３５のみが寄与するので時定数が大きくなる。したがって、第１実施例等と同様に、遅延時間ｔdon，ｔdoffに時間差を設けることができる。

本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
遅延回路は、その他、論理ゲート（正転，反転バッファ）を複数（反転の場合は偶数）段直列に接続して構成しても良い。
電流検出部は、例えば電流トランスを使用して、その検出出力をコンパレータ１３の反転入力端子に与え、比較用の基準電圧を非反転入力端子に与えるようにしても良い。
アナログフィルタを構成するシュミットトリガバッファ１７を、ヒステリシス特性を有しないバッファに置き換えても良い。

第２実施例において、カウンタ３２に替えてフリップフロップを配置し、例えば電源投入後におけるフリップフロップの初期出力状態に対応して可変基準電圧回路３３が基準電圧ＶLIMを低いレベルに設定し、コンパレータ８より最初のデューティ１００％未満のＰＷＭ信号が最初に出力されると、上記の初期出力状態をクリアして、可変基準電圧回路３３が基準電圧ＶLIMを高いレベルに設定するようにしても良い。

本発明の第１実施例であり、電源制御回路の全体構成を示す図電流検出部の他の構成例を示す図アナログフィルタの具体構成例を示す図図５の一部を拡大して示すタイミングチャート電源制御回路に電源＋Ｂが投入された場合の動作状態を示すタイミングチャート本発明の第２実施例を示す図１相当図図５相当図本発明の第３実施例を示す図２相当図

符号の説明

図面中、１はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２はコイル（インダクタ）、６はエラーアンプ、１４はアナログフィルタ（遅延回路）、１５はＡＮＤゲート（論理回路）、２２は電源制御回路、２３は過電流検出回路、２４はＰＷＭ指令生成回路、２５はＰＷＭ信号出力回路、３１は電源制御回路、３２はカウンタ（ＰＷＭ信号監視手段）、３３は可変基準電圧回路（基準電圧出力回路）、３４，３６はアナログフィルタ（遅延回路）を示す。

Claims

スイッチング素子をＰＷＭ制御してインダクタへの通電時間を変化させることで、出力される電源の電圧を制御する電源制御回路において、
前記電源電圧と基準電圧との電位差に応じてＰＷＭ制御指令を生成するＰＷＭ指令生成回路と、
前記ＰＷＭ制御指令と、搬送波の振幅レベルとを比較してＰＷＭ信号を出力するＰＷＭ信号出力回路と、
前記スイッチング素子を介して流れる電流を検出し、基準値と比較して過電流を検出すると過電流検出信号を出力する過電流検出回路と、
前記過電流検出信号に所定の遅延時間を付与する遅延回路と、
前記ＰＷＭ信号と前記遅延回路より出力される信号とを論理合成することで、前記過電流検出信号が出力されていない場合に、前記ＰＷＭ信号を前記スイッチング素子に対する導通制御信号として出力する論理回路とで構成されることを特徴とする電源制御回路。
前記過電流検出回路に対し、前記基準値となる電圧信号を出力する基準電圧出力回路と、
前記ＰＷＭ信号が通常の状態で出力されているか否かを監視するＰＷＭ信号監視手段とを備え、
前記基準電圧出力回路は、前記ＰＷＭ信号監視手段によって前記ＰＷＭ信号が通常状態で出力されていないと判断されると、前記電圧信号のレベルを低く設定し、前記ＰＷＭ信号が通常状態で出力されていると判断されると、前記電圧信号のレベルを高く設定するように構成されていることを特徴とする請求項１記載の電源制御回路。