JP2008108299A - 不揮発性半導体メモリ、及びメモリカード - Google Patents

Abstract

【課題】 書き込み特性などが異なる複数のデータ記憶方式の中から、用途に応じて最適なデータ記憶方式を選択することが可能な不揮発性半導体メモリ及びメモリカードを提供することを目的とする。
【解決手段】 それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイ１００と、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路１１１と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路１１０と、外部からの指示に基づいて、前記第１及び第２制御回路のうち一方を活性化する選択回路１１３とを具備することを特徴としている。
【選択図】 図１

Description

本発明は、不揮発性半導体メモリ、及び当該不揮発性半導体メモリを搭載したメモリカードに関する。

ＮＡＮＤ型フラッシュメモリには、１つのメモリセルに１ビットのデータを記憶することが可能な２値ＮＡＮＤ型フラッシュメモリ（以下、２値メモリ）と、１つのメモリセルに２ビット以上のデータを記憶することが可能な多値ＮＡＮＤ型フラッシュメモリ（以下、多値メモリ）とがある。この２値メモリと多値メモリは、メモリセル自体は変わらないものの、メモリセルに書き込みを行う制御回路がそれぞれ異なっている。このため、ＮＡＮＤ型フラッシュメモリのデータ記憶方式を２値と多値の間で切り替えることはできない。

例えば、ＳＤ^ＴＭ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードなどのメモリカードは、パーソナルコンピュータなどのホスト機器の記憶媒体として使用されている。これらのメモリカードには、ＮＡＮＤ型フラッシュメモリと、ＮＡＮＤ型フラッシュメモリを制御するコントローラが搭載されている。このようなＮＡＮＤ型フラッシュメモリを搭載したメモリカードにおいても、たとえコントローラが２値と多値の両方に対応していても、ＮＡＮＤ型フラッシュメモリ自体が２値と多値を切り替えられないため、メモリカードのユーザが２値と多値を切り替えることはできない。

一般に、多値ＮＡＮＤ型フラッシュメモリは、１つのメモリセルの面積に２ビット以上のデータを記憶することか可能なため、同面積の２値ＮＡＮＤ型フラッシュメモリに比較して大きな記憶容量を実現することが可能である。よって、大容量を必要とする用途には、２値ＮＡＮＤ型フラッシュメモリよりも多値ＮＡＮＤ型フラッシュメモリの方が適している。

一方、２値ＮＡＮＤ型フラッシュメモリは、多値ＮＡＮＤ型フラッシュメモリに比べ、データ書き込み及び消去を短い時間で行うことができる。このため、高速性を必要とする用途には、２値ＮＡＮＤ型フラッシュメモリが適している。

しかしながら、従来のＮＡＮＤ型フラッシュメモリ及びメモリカードは、上述のように２値と多値を切り替えられないため、ユーザが用途に応じて２値と多値の特性を使い分けるということができなかった。なお、以上では、２値ＮＡＮＤ型フラッシュメモリと多値ＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、他の不揮発性半導体メモリにおいても同様の問題が存在する。

なお、例えば特許文献１には、フラッシュファイルシステムに含まれるフラッシュメモリにおいて、メモリアレイを構成する２層ゲート構造型メモリセルを、コマンドに従って選択的に２値又は多値モードで動作させる技術が開示されている。
特開２００１−６３７４号公報

本発明は、以上のことを鑑みてなされたものであり、書き込み特性などが異なる複数のデータ記憶方式の中から、用途に応じて最適なデータ記憶方式を選択することが可能な不揮発性半導体メモリ及びメモリカードを提供することを目的とする。

上記目的を達成するために、本発明に係る不揮発性半導体メモリは、それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路と、外部からの指示に基づいて、前記第１及び第２制御回路のうち一方を活性化する選択回路とを具備することを特徴としている。

また、本発明に係るメモリカードは、ホスト機器に接続可能なメモリカードにおいて、それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路とを有する不揮発性半導体メモリと、前記メモリカードの外部から切り替え可能なメカニカルスイッチと、前記メカニカルスイッチの状態に応じて、前記第１及び第２制御回路のうち一方を活性化する選択手段とを具備することを特徴としている。

本発明によれば、書き込み特性などが異なる複数のデータ記憶方式の中から、用途に応じて最適なデータ記憶方式を選択することが可能な不揮発性半導体メモリ及びメモリカードを提供することができる。

以下に、本発明に係る不揮発性半導体メモリ及びメモリカードについての実施例を図１乃至１３を参照して説明する。なお、この実施例における図面の記載において、同一または類似の部分には同一または類似の符号を付している。

（第１の実施の形態）
本実施の形態の不揮発性半導体メモリについて図１乃至１１を参照して説明する。ここでは、不揮発性半導体メモリがＮＡＮＤ型フラッシュメモリである場合を例に説明する。図１は、本実施の形態の不揮発性半導体メモリ１の概略構成を示す図面である。図２はそのメモリセルアレイ１００の等価回路を示す。

メモリセルアレイ１００は、複数のメモリセルを含んでいる。メモリセルアレイ１００のワード線、ビット線を選択するのがそれぞれロウデコーダ１０１、カラムデコーダ１０２である。アドレス信号はＩ／Ｏバッファ１０３を介してアドレスレジスタ１０４に取り込まれ、ロウデコーダ１０１及びカラムデコーダ１０２でデコードされて、メモリセル選択がなされる。メモリセルアレイ１００のビット線はセンスアンプ１０５に接続され、センスアンプ１０５はデータレジスタ１０６を介してＩ／Ｏバッファ１０３に接続される。

データ書き込み及び消去に用いられる各種の高電圧を発生するために、昇圧電源回路１０７が設けられている。制御回路１０８は、ベリファイ動作を含めてデータ書き込み及び消去のシーケンス制御を行い、同時に動作モードに応じて昇圧電源回路１０７を制御する。書き込み、消去等のコマンドＣＭＤはＩ／Ｏバッファ１０３を介してコマンドレジスタ１０９に取り込まれる。このコマ
ンレジスタ１０９に取り込まれたコマンドは制御回路１０８でデコードされて、コマンドに対応して書き込み、消去の制御がなされる。

制御回路１０８は、多値制御回路１１０と２値制御回路１１１により構成されている。選択回路１１３は、セレクト端子ＳＥＬから入力されるセレクト信号ＳＥＬにより、多値制御回路１１０と２値制御回路１１１のうち一方のみを活性化させる。多値制御回路１１０は、データが多値で記憶されるようにデータ書き込みのシーケンス制御を行う。例えば、多値制御回路１１０は、１つのメモリセルに２ビットのデータが記憶されるように、ロウデコーダ１０１，カラムデコーダ１０２などを制御してメモリセルの選択を行う。一方、２値制御回路１１１は、データが２値で記憶されるようにデータ書き込みのシーケンス制御を行う。例えば、２値制御回路１１１は、１つのメモリセルに１ビットのデータが記憶されるように、ロウデコーダ１０１，カラムデコーダ１０２などを制御してメモリセルの選択を行う。このように、制御回路１０８は、多値制御回路１１０と２値制御回路１１１のいずれが選択されるかによって、メモリセルのデータ記憶方式を２値と４値の間で切り替える。

Ｉ／Ｏバッファ１０３には、イネーブル端子ＣＥからのＮＡＮＤ型フラッシュメモリ全体の活性、非活性を指示するイネーブル信号／ＣＥをはじめ、各種のイネーブル信号が入る。これらの制御信号も制御回路１０８に送られる。制御回路１０８は、イネーブル信号が／ＣＥ＝Ｈのとき、Ｒｅａｄｙ／Ｂｕｓｙバッファ１１２を介して端子Ｒ／Ｂにビジー信号を出す。

ＮＡＮＤ型フラッシュメモリの基本単位であるＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵは、直列接続された複数のメモリセルＭＣ０−ＭＣ６３とその両端に配置された二つの選択トランジスタＳＧ１，ＳＧ２を基本構成とする。ＮＡＮＤセルユニットＮＵは、その一端が選択トランジスタＳＧ１を介してビット線ＢＬに接続され、他端が選択トランジスタＳＧ２を介して、メモリアレイ１００内で共通のソース線ＣＥＬＳＲＣに接続されている。

１つのメモリセルは、シリコン基板のＰ型ウェルに形成されたＮ型ソース／ドレイン拡散層を有し、電荷蓄積層としての浮遊ゲートと制御ゲートの積層ゲート構造を有する。この浮遊ゲートに保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値を変化させて、１ビットのデータ、あるいは多ビットのデータを記憶させる。

ＮＡＮＤセルユニットＮＵ内の各メモリセルＭＣ０−ＭＣ６３の制御ゲートは別々のワード線ＷＬ０−ＷＬ６３に接続され、選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれ選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬ０−ＷＬ６３、及び選択ゲート線ＳＧＤ，ＳＧＳを共有するＮＡＮＤセルユニットの集合は、データ一括消去の単位となるブロックＢＬＫを構成する。通常図示のように、ビット線の方向に複数のブロックＢＬＫｉ，ＢＬＫｉ＋１，…が配列される。

ロウデコーダ１０１は、ＷＬ０−ＷＬ６３、及び選択ゲート線ＳＧＤ，ＳＧＳを制御する。ロウデコーダ１０１は、ＮＡＮＤセルユニット内のワード線数に等しい数のＣＧデコーダ・ドライバと、ドレイン側選択ゲート線ＳＧＤを制御するＳＧＤドライバ、ソース側選択ゲート線ＳＧＳを制御するＳＧＳドライバを有する。これらのドライバは、メモリセルアレイ１００の複数のブロックで共有される。また、ロウデコーダ１０１には、ロウアドレスの中で、ＮＡＮＤセルユニット内のワード線を選択するページアドレス（ロウアドレス）が入力されている。

ＮＡＮＤ型フラッシュメモリは、書き込みと消去にＦＮトンネル電流を用いる。特に書き込み動作においては、ＮＯＲ型メモリセルと異なり、1つのメモリセルのしきい値シフトに必要な電流が微小であるため同時に多数のメモリセルを書き込むことができる。したがって、書き込み、読み出しの一括処理単位のページ長を、２ｋＢｙｔｅや４ｋＢｙｔｅと大きくすることができる。ページバッファを構成するセンスアンプ１０５内のセンスユニットＳＡも、ページ長と同数含まれている。

カラムデコーダ１０２は、例えば書き込みデータをロードする場合には、アドレスレジスタ１０４から送られるカラムアドレスをデコードして、データレジスタ１０６と選択されたセンスユニットＳＡを接続して、カラムアドレス毎の書き込みデータをセンスアンプ１０５にセットする。読み出し動作においては、その逆であり、一括してセンスアンプ１０５に読み出したデータを、カラムアドレスに従って選択されたセンスユニットＳＡからデータレジスタ１０６に出力する。図１では省略しているが、実際にはデータレジスタ１０６とセンスアンプ１０５の間には、所定のサイクルでデータの入出力を実現するための回路が組み込まれている。

図２は、偶数番のビット線ＢＬｅと隣接する奇数番のビット線ＢＬｏとが一つのセンスアンプＳＡを共有する例を示している。書き込みまたは読み出し時、選択信号ＳＥＬｅ，ＳＥＬｏにより、偶数番ビット線ＢＬｅと奇数番ビット線ＢＬｏは選択的にセンスアンプＳＡに接続される。このとき非選択ビット線は、シールド線として機能させることにより、ビット線間の干渉が防止される。

このセンスアンプ方式の場合は、図２のワード線ＷＬ２が選択された場合について示しているが、１ワード線と全偶数番ビット線ＢＬｅにより選択されるメモリセルが同時書き込みまたは読み出しの単位である１ページ（偶数ページ）を構成し、１ワード線と全奇数番ビット線ＢＬｏにより選択されるメモリセルが同時書き込みまたは読み出しの単位である他の１ページ（奇数ページ）を構成する。

図３は、多値制御回路１１０が選択された場合（４値データ記憶方式）のメモリセルのしきい値状態とデータの関係を示す。この例では、一つのメモリセルに記憶する２ビットデータを、２つのページアドレスに割り付けている。すなわち、下位ビット（Ｌｏｗｅｒ Ｂｉｔ）は、下位ページが選択された場合に読み出しされるデータである。上位ビット（Ｕｐｐｅｒ Ｂｉｔ）は、上位ページが選択された場合に読み出されるデータである。しきい値が負の消去状態Ｅがデータ“１１”であり、しきい値の順に並ぶ正しきい値の書き込み状態Ａ，Ｂ，Ｃにそれぞれデータ“１０”，“００”，“０１”が割り付けられる。

このようなデータの割付法における書込み方法の一例を図４と図５に示す。図４は、下位ページデータ書き込み法である。データ“１１”の消去状態Ｅにあるメモリセルに対して、選択的に“０”書き込みを行うことにより、データ“１０”のしきい値状態Ａを得る。このとき“１”書き込みセルは、しきい値がシフトせず、データ“１１”状態を保持する。

図５は、上位ページ書き込みの様子を示す。上位ページデータが、データ“１１”のセルに対する“０”書き込みである場合には、データ状態ＥからＣまで（即ちデータ“１１”からデータ“０１”まで）、しきい値をシフトさせる。上位ページデータが、データ“１０”のセルに対する“０”書き込みである場合、データ状態ＡからＢまで（即ちデータ“１０”からデータ“００”まで）、しきい値をシフトさせる。“１”書き込みデータの場合には、それぞれのデータ“１１”及び“１０”のしきい値分布を維持する。

図６は、多値制御回路１１０が選択された場合（４値データ記憶方式）のメモリセルに対するページアドレスの割り当てを示している。偶数番のビット線ＢＬｅとワード線ＷＬ０との交差点に位置するメモリセルは、下位ページにページアドレスＰＡ０が割り当てられ、上位ページにページアドレスＰＡ１が割り当てられている。また、奇数番のビット線ＢＬｏとワード線ＷＬ０との交差点に位置するメモリセルは、下位ページにページアドレスＰＡ２が割り当てられ、上位ページにページアドレスＰＡ３が割り当てられている。同様に、偶数番のビット線ＢＬｅとワード線ＷＬ１との交差点に位置するメモリセルは、下位ページにページアドレスＰＡ５が割り当てられ、上位ページにページアドレスＰＡ６が割り当てられている。また、奇数番のビット線ＢＬｏとワード線ＷＬ１との交差点に位置するメモリセルは、下位ページにページアドレスＰＡ７が割り当てられ、上位ページにページアドレスＰＡ８が割り当てられている。このように、多値制御回路１１０は、１つのメモリセルに２つのページアドレスを割り付けて１つのメモリセルに２ビットのデータを記憶させる。

図７は、２値制御回路１１１が選択された場合（２値データ記憶方式）のメモリセルのしきい値状態とデータの関係を示す。この例では、一つのメモリセルに記憶する１ビットデータを、１つのページアドレスに割り付けている。しきい値が負の消去状態Ｅがデータ“１”であり、正しきい値の書き込み状態Ａにデータ“０”が割り付けられる。このようなデータの割付法における書込み方法の一例を図８に示す。データ“１”の消去状態Ｅにあるメモリセルに対して、選択的に“０”書き込みを行うことにより、データ“０”のしきい値状態Ａを得る。

図９は、２値制御回路１１１が選択された場合（２値データ記憶方式）のメモリセルに対するページアドレスの割り当てを示している。偶数番のビット線ＢＬｅとワード線ＷＬ０との交差点に位置するメモリセルには、ページアドレスＰＡ０が割り当てられている。また、奇数番のビット線ＢＬｏとワード線ＷＬ０との交差点に位置するメモリセルには、ページアドレスＰＡ１が割り当てられている。同様に、偶数番のビット線ＢＬｅとワード線ＷＬ１との交差点に位置するメモリセルには、ページアドレスＰＡ２が割り当てられている。また、奇数番のビット線ＢＬｏとワード線ＷＬ１との交差点に位置するメモリセルには、ページアドレスＰＡ３が割り当てられている。このように、２値制御回路１１１は、１つのメモリセルに１つのページアドレスを割り付けて１つのメモリセルに１ビットのデータを記憶させる。

図１０は、この実施の形態のＮＡＮＤ型フラッシュメモリ１のパッケージピン配置を示している。Ｂｙｔｅ単位でコマンド、アドレス及びデータの入出力を行うのが、入出力ポートＩ／Ｏ１−Ｉ／Ｏ８である。外部制御信号端子として、チップイネーブル信号／ＣＥ、書き込みイネーブル信号／ＷＥ、読み出しイネーブル信号／ＲＥ、コマンドラッチイネーブル信号ＣＬＥ及び、アドレスラッチイネーブル信号ＡＬＥ、セレクト信号ＳＥＬ等の端子を有する。

Ｉ／Ｏ信号は、アドレス、データ及びコマンド信号である。このアドレスには、上述のページアドレスが含まれる。コマンドラッチイネーブル（ＣＬＥ）信号は、動作コマンドのＮＡＮＤ型フラッシュメモリ１内部への取り込みをコントロールする信号で、書き込みイネーブル（／ＷＥ）信号の立ち上がり、立ち下がり時に“Ｈ”レベルにすることにより、入出力ポートＩ／Ｏ０−Ｉ／Ｏ７上のデータがコマンドデータとしてＮＡＮＤ型フラッシュメモリ内に取り込まれる。

アドレスラッチイネーブル（ＡＬＥ）信号は、アドレスデータのＮＡＮＤ型フラッシュメモリ１への取り込みをコントロールするための信号で、書き込みイネーブル（／ＷＥ）信号の立ち上がり、立ち下がり時に“Ｈ”レベルにすることにより、入出力ポートＩ／Ｏ０−Ｉ／Ｏ７上のデータがアドレスデータとしてＮＡＮＤ型フラッシュメモリ１内に取り込まれる。

チップイネーブル（／ＣＥ）信号は、デバイス選択信号であり、Ｒｅａｄｙ状態では“Ｈ”レベルにすると、ローパワーのスタンバイモードになる。書き込みイネーブル（／ＷＥ）信号は、入出力ポートＩ／Ｏ０−Ｉ／Ｏ７から各データをデバイス内に取り込むための信号である。読み出しイネーブル（／ＲＥ）信号は、入出力ポートＩ／Ｏ０−Ｉ／Ｏ７がデータをシリアルに出力させる信号である。

セレクト（ＳＥＬ）信号は、多値制御回路１１０と２値制御回路１１１のいずれか一方を選択するための信号である。例えば、セレクト（ＳＥＬ）信号の端子に電源電位（ＶＣＣ）が供給されることで、多値制御回路１１０が選択され、接地電位（ＶＳＳ）が供給されることで、２値制御回路１１１が選択される。このセレクト（ＳＥＬ）信号により、多値制御回路１１０と２値制御回路１１１のいずれか一方のみが活性化される。セレクト（ＳＥＬ）信号の端子に電源電位（ＶＣＣ）と接地電位（ＶＳＳ）のどちらを入力するかは、例えば、ＮＡＮＤ型フラッシュメモリ１のプリント基板などへの実施時に決定する。

次に、本実施の形態に係るＮＡＮＤ型フラッシュメモリの動作について図１１を参照して説明する。図１１は、ＮＡＮＤ型フラッシュメモリ１の動作を示すフローチャートである。

まず、データ記憶方式を選択するための制御信号であるセレクト信号ＳＥＬをセレクト（ＳＥＬ）信号の端子に入力する（ステップＳ１１）。例えば、多値制御回路１１０を選択する場合は、セレクト（ＳＥＬ）信号の端子に電源電位（ＶＣＣ）を供給し、２値制御回路１１１を選択する場合は、セレクト（ＳＥＬ）信号の端子に接地電位（ＶＳＳ）を供給する。

次に、ＮＡＮＤ型フラッシュメモリ１は、セレクト信号ＳＥＬにより選択されたデータ記憶方式が２値か４値かを検知する（ステップＳ１２）。データ記憶方式が２値である場合は、２値制御回路１１１が活性化される（ステップＳ１３）。このとき、多値制御回路１１０は非活性となる。そして、２値制御回路１１１が１つのメモリセルに１ビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行うことで、ＮＡＮＤ型フラッシュメモリ１は２値デバイスとして動作する（ステップＳ１４）。

一方、ステップＳ１２において、データ記憶方式が２値でない場合（データ記憶方式が４値である場合）は、多値制御回路１１０が活性化される（ステップＳ１５）。このとき、２値制御回路１１１は非活性となる。そして、多値制御回路１１０が１つのメモリセルに２ビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行うことで、ＮＡＮＤ型フラッシュメモリ１は多値デバイスと（４値デバイス）して動作する（ステップＳ１６）。

以上に説明したように、本実施の形態の不揮発性半導体メモリは、セレクト（ＳＥＬ）信号を入力することにより、メモリセルのデータ記憶方式を２値と４値の間で切り替えることができる。上述したように、２値メモリは高速なアクセスに適しており、多値メモリは大容量のデータ格納に適している。このため、ユーザは、不揮発性半導体メモリの用途に応じて２値と４値の特性を使い分けることができる。

また、不揮発性半導体メモリのデータ書き込み特性の向上を考えた場合、１つのメモリセルに複数のページアドレスを割り付けた多値メモリを２値メモリとして使用することも考えられる。しかし、そのような場合、不揮発性半導体メモリを制御するコントローラは、不揮発性半導体メモリに対して複雑なアクセスを行わなければいけない。例えば、図６のようにページアドレスが割り付けられていたとする。このページアドレスの割付法では、データ記憶方式を２値にしようとすると（１つのメモリセルに１ビットのみのデータを記憶させようとすると）、例えばページアドレスＰ０，Ｐ２，Ｐ４，Ｐ６といった離散したページアドレスで不揮発性半導体メモリへのアクセスを行わなければいけない。また、このようなアクセスをしようと思えば、コントローラは、不揮発性半導体メモリをページアドレスの割付法を認識した上で設計される必要がある。

一方、本実施の形態の不揮発性半導体メモリでは、データ記憶方式が２値の場合、２値制御回路１１１は、１つのメモリセルに１つのページアドレスを割り付けてデータを記憶させている。このため、コントローラは、不揮発性半導体メモリをページアドレスの割付法を意識することなく、連続したページアドレスで不揮発性半導体メモリに対してアクセスを行うことができる。

（第２の実施の形態）
次に、本実施の形態のメモリカードについて図１２及び図１３を参照して説明する。ここでは、メモリカードがＳＤ^ＴＭカード（以下、たんにメモリカードと称す）である場合を例に説明する。

図１２は、本実施の形態に係るメモリカードの概略構成を示す図面である。ホスト機器２０１は、メモリカード２０２が複数装着可能なカードインタフェース２０３と、ホスト機器２０１の制御中枢をなすＣＰＵ２０４と、ＲＡＭ（Random access memory）などで構成されるシステムメモリ２０５とを備えている。ホスト機器２０１の例としては、パーソナルコンピュータなどの電子機器が挙げられる。

メモリカード２０２は、ホスト機器２０１のカードインタフェース２０３に装着されることにより電源の供給を受けて動作し、ホスト機器２０１からのアクセスに応じた処理を行う。このメモリカード２０２は、ＮＡＮＤ型フラッシュメモリ１、及びコントローラ２０６を有している。ＮＡＮＤ型フラッシュメモリ１は、第１の実施の形態で説明したものと同様のものである。ＮＡＮＤ型フラッシュメモリ１、及びコントローラ２０６は、それぞれ異なる半導体チップ上に形成されたＬＳＩ（Large scale integrated circuit）である。これらのＬＳＩは、樹脂封止などでパッケージングされていても良いし、ベアチップの状態でメモリカード２０２に搭載されても良い。また、パッケージングする場合も、１つの半導体チップごとにパッケージングしても良いし、ＮＡＮＤ型フラッシュメモリ１とコントローラ２０６とをまとめてパッケージングしても良い。

コントローラ２０６は、ＮＡＮＤ型フラッシュメモリ１内の物理状態を管理するものとして構築されている。コントローラ２０６は、メモリカード２０２のインタフェース用端子２０７と接続されメモリカード２０２とホスト機器２０１とのインタフェースをなすＩＯインタフェース２０８と、ホスト機器２０１の要求に応じてＮＡＮＤ型フラッシュメモリ１との間でデータの授受を行うメモリ制御部２０９と、制御プログラムが格納されているＲＯＭ２１０と、メモリ制御部２０９のワーク・バッファメモリとして使用されるＳＲＡＭ（Static random access memory）２１１と、ＮＡＮＤ型フラッシュメモリ１のデータ記憶方式を選択するためのメカニカルスイッチ２１２を備えている。

メモリ制御部２０９は、メモリカード２０２全体の動作を制御するものである。メモリ制御部２０９は、例えばメモリカード２０２が電源供給を受けたときに、ＲＯＭ２１０に格納されているファームウェア（制御プログラム）に基づいて所定の処理を実行することにより、各種のテーブルをＳＲＡＭ２１１上に作成する。また、メモリ制御部２０９は、ホスト機器２０１から書き込みコマンド、読み出しコマンド、消去コマンドを受け取り、ＮＡＮＤ型フラッシュメモリ１に対して所定の処理を実行したり、ＳＲＡＭ２１１を通じたデータ転送処理を制御したりする。

ＲＯＭ２１０は、メモリ制御部２０９により制御される制御プログラムなどを格納するメモリである。ＳＲＡＭ２１１は、メモリ制御部２０９の作業エリアとして使用され、制御プログラムや各種のテーブルを記憶するメモリである。

インタフェース用端子２０７は、メモリカードがカードスロットに挿入されたときにホスト機器２０１のコネクタピンと電気的に接続される。データ信号（ＤＡＴ０〜ＤＡＴ３）は、ピンＰ１，Ｐ７，Ｐ８，Ｐ９に割り当てられている。また、ピンＰ１はカード検出信号（ＣＤ）に対しても割り当てられている。ピンＰ２はコマンド（ＣＭＤ）に、ピン５はクロック（ＣＬＫ）に割り当てられている。ピンＰ３，Ｐ６には接地電位（Ｖｓｓ）が供給され、ピンＰ４には電源電位（Ｖｄｄ）が供給される。

このようなピンの構成において、メモリカード２０２は、ホスト機器２０１のカードスロットに装着されることにより、インタフェース用端子２０７を介して、ホスト機器２０１との間の通信を行う。たとえば、メモリカード２０２のＮＡＮＤ型フラッシュメモリ１にデータを書き込む場合、コントローラ２０６は、ホスト機器２０１からピンＰ５に与えられるクロック信号に同期させて、ピンＰ２に与えられる書き込みコマンドをシリアルな信号として取り込む。

メカニカルスイッチ２１２は、例えばスライド式のスイッチである。メカニカルスイッチ２１２をスライドさせることにより、ＮＡＮＤ型フラッシュメモリ１のデータ記憶方式を２値と４値との間で任意に選択することができる。例えば、メカニカルスイッチ２１２をスライドさせることにより、ＮＡＮＤ型フラッシュメモリ１のセレクト（ＳＥＬ）信号の端子に電源電位（ＶＣＣ）と接地電位（ＶＳＳ）のどちらを入力するかを決定することができる。第１の実施の形態で説明したように、セレクト（ＳＥＬ）信号の端子に電源電位（ＶＣＣ）が供給された場合は、ＮＡＮＤ型フラッシュメモリ１は多値デバイスとして動作し、セレクト（ＳＥＬ）信号の端子に接地電位（ＶＳＳ）が供給された場合は、ＮＡＮＤ型フラッシュメモリ１は２値デバイスとして動作する。

メモリカード２０２の外観を図１３に示す。メカニカルスイッチ２１３は、書き込み防止用のスイッチである。メカニカルスイッチ２１３をスライドさせることにより、ＮＡＮＤ型フラッシュメモリ１に対する不用意なデータの上書きを防止することができる。データ記憶方式を選択するメカニカルスイッチ２１２は、書き込み防止用のメカニカルスイッチ２１３に対してカードケースの反対側面に設けられている。このように、メカニカルスイッチ２１２は、書き込み防止用のメカニカルスイッチ２１３と一緒に設けられても良い。

本実施の形態のメモリカードにおいても、第１の実施の形態と同様、メカニカルスイッチ２１２を設定することにより、メモリセルのデータ記憶方式を２値と４値の間で切り替えることができる。

なお、本実施の形態では、メカニカルスイッチ２１２によりＮＡＮＤ型フラッシュメモリ１のデータ記憶方式を切り替える場合を示したが、ホスト機器２０１からメモリカード２０２に専用のコマンドを送るなど、他の方法で切り替えても良い。

また、第１及び第２の実施の形態においては、セレクト（ＳＥＬ）信号の端子に所定の電位を供給することにより、ＮＡＮＤ型フラッシュメモリ１のデータ記憶方式を切り替える場合を示したが、本発明はこの場合に限られない。例えば、ＮＡＮＤ型フラッシュメモリ１に専用のコマンドを送るなど、他の方法で切り替えても良い。

更に、第１及び第２の実施の形態においては、メモリカードがＳＤ^ＴＭカードである場合を例に説明した。しかしながら、本発明はＳＤ^ＴＭカードに限定されず、例えばＵＳＢ（Universal serial bus）メモリなどの他のメモリシステムにも適用することができる。

更に、第１及び第２の実施の形態においては、不揮発性半導体メモリがＮＡＮＤ型フラッシュメモリである場合を例に説明した。しかしながら、本発明はＮＡＮＤ型フラッシュメモリに限定されず、他の不揮発性半導体メモリにも適用することができる。

更に、第１及び第２の実施の形態においては、２値と４値との間でデータ記憶方式を切り替える場合を説明したが、その他のデータ記憶方式の組み合わせで切り替えるように構成しても良い。例えば、４値（２ビット）と８値（３ビット）とを切り替えても良いし、８値（３ビット）と１６値（４ビット）とを切り替えても良い。つまり、１つのメモリセルにＭビット（Ｍは、２以上の自然数）のデータを記憶する方式と、１つのメモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータを記憶する方式との間で切り替える場合に、本発明は適用することができる。

更に、第１及び第２の実施の形態においては、２つのデータ記憶方式の間で切り替える場合を説明したが、３つ以上のデータ記憶方式の間で切り替えるように構成しても良い。

このように、本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。

以上、詳述したように、本発明に係る不揮発性半導体メモリ及びメモリカードの特徴をまとめると以下の通りになる。

本発明に係る不揮発性半導体メモリは、それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路と、外部からの指示に基づいて、前記第１及び第２制御回路のうち一方を活性化する選択回路とを具備することを特徴としている。

また、本発明に係る不揮発性半導体メモリは、外部から所定の電位を供給可能な選択ピンを更に具備し、前記選択回路は、前記選択ピンに供給された電位に応じて、前記第１及び第２制御回路のうち一方を選択することを特徴としている。

更に、本発明に係る不揮発性半導体メモリは、書き込み対象のページを示すページアドレスを外部から受け取るアドレスバッファを更に具備し、前記第１制御回路は、１つのメモリセルにＮ個のページアドレスを割り付けて前記メモリセルにデータを書き込み、前記第２制御回路は、１つのメモリセルにＭ個のページアドレスを割り付けて前記メモリセルにデータを書き込むことを特徴としている。

更に、本発明に係る不揮発性半導体メモリは、前記Ｍビットは２ビットであり、前記Ｎビットは１ビットであることを特徴としている。

更に、本発明に係るメモリカードは、ホスト機器に接続可能なメモリカードにおいて、それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路とを有する不揮発性半導体メモリと、前記メモリカードの外部から切り替え可能なメカニカルスイッチと、前記メカニカルスイッチの状態に応じて、前記第１及び第２制御回路のうち一方を活性化する選択手段とを具備することを特徴としている。

本発明の第１の実施の形態に係る不揮発性半導体メモリの基本構成を示す概略図。 メモリセルアレイ１００の等価回路を示す回路図。 ４値データ記憶方式のメモリセルのしきい値状態とデータの関係を示す説明図。 ４値データ記憶方式において下位ページデータを書き込む方法を示す説明図。 ４値データ記憶方式において上位ページデータを書き込む方法を示す説明図。 ４値データ記憶方式におけるメモリセルのページアドレスの割り当てを示す説明図。 ２値データ記憶方式のメモリセルのしきい値状態とデータの関係を示す説明図。 ２値データ記憶方式においてページデータを書き込む方法を示す説明図。 ２値データ記憶方式におけるメモリセルのページアドレスの割り当てを示す説明図。 本発明の第１の実施の形態に係る不揮発性半導体メモリのパッケージピン配置を示す概略図。 本発明の第１の実施の形態に係る不揮発性半導体メモリの動作を示すフローチャート。 本発明の第２の実施の形態に係るメモリカードの基本構成を示す概略図。 本発明の第２の実施の形態に係るメモリカードの外観を示す平面図。

符号の説明

１…ＮＡＮＤ型フラッシュメモリ
１００…メモリセルアレイ
１０１…ロウデコーダ
１０２…カラムデコーダ
１０３…Ｉ／Ｏバッファ
１０４…アドレスレジスタ
１０５…センスアンプ
１０６…データレジスタ
１０７…昇圧電源回路
１０８…制御回路
１０９…コマンドレジスタ
１１０…多値制御回路
１１１…２値制御回路
１１２…Ｒｅａｄｙ／Ｂｕｓｙバッファ
１１３…選択回路
２０１…ホスト機器
２０２…メモリカード
２０３…カードインタフェース
２０４…ＣＰＵ
２０５…システムメモリ
２０６…コントローラ
２０７…インタフェース用端子
２０８…ＩＯインタフェース
２０９…メモリ制御部
２１０…ＲＯＭ
２１１…ＳＲＡＭ
２１２，２１３…メカニカルスイッチ

Claims (5)

1. それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、
   １つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、
   １つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路と、
   外部からの指示に基づいて、前記第１及び第２制御回路のうち一方を活性化する選択回路とを具備することを特徴とする不揮発性半導体メモリ。
2. 外部から所定の電位を供給可能な選択ピンを更に具備し、
   前記選択回路は、前記選択ピンに供給された電位に応じて、前記第１及び第２制御回路のうち一方を選択することを特徴とする請求項１に記載の不揮発性半導体メモリ。
3. 書き込み対象のページを示すページアドレスを外部から受け取るアドレスバッファを更に具備し、
   前記第１制御回路は、１つのメモリセルにＮ個のページアドレスを割り付けて前記メモリセルにデータを書き込み、前記第２制御回路は、１つのメモリセルにＭ個のページアドレスを割り付けて前記メモリセルにデータを書き込むことを特徴とする請求項１に記載の不揮発性半導体メモリ。
4. 前記Ｍビットは２ビットであり、前記Ｎビットは１ビットであることを特徴とする請求項１に記載の不揮発性半導体メモリ。
5. ホスト機器に接続可能なメモリカードにおいて、
   それぞれがＭビット（Ｍは、２以上の自然数）のデータを記憶可能な複数のメモリセルを有するメモリセルアレイと、１つの前記メモリセルにＮビット（Ｎは、Ｍより小さい自然数）のデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第１制御回路と、１つの前記メモリセルにＭビットのデータが記憶されるように、前記メモリセルアレイに対してデータの書き込みを行う第２制御回路とを有する不揮発性半導体メモリと、
   前記メモリカードの外部から切り替え可能なメカニカルスイッチと、
   前記メカニカルスイッチの状態に応じて、前記第１及び第２制御回路のうち一方を活性化する選択手段とを具備することを特徴とするメモリカード。

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