JP2008177384A - 半導体装置 - Google Patents

Abstract

【課題】 電源層やグランド層に信号配線が設けられている場合であっても、電源−グランド間の同時スイッチングを十分に抑制することができ、かつシグナルインテグリティ及びパワーインテグリティの要求を満たすことができる半導体装置を提供する。
【解決手段】 電源プレーン１１とグランドプレーン１２との間に位置する誘電体層１３に高誘電正接層１３−１を設ける。高誘電正接層は、そのエッジが電源プレーンのエッジとグランドプレーンのエッジとの間位置するように設けられる。高誘電正接層のエッジは、内側に位置するエッジより所定の距離以上離すことが望ましい。
【選択図】図１

Description

本発明は、半導体装置に関し、特に、電源プレーンと、グランドプレーンと、これらの間に設けられた誘電体層とを有する実装ボードやパッケージ基板を備えた半導体装置に関する。

近年の半導体デバイスの高速化、低消費電力化に伴い、実装ボードやパッケージ基板の電源−グランド間に生じるノイズが信号伝送に与える影響が増大している。

電源−グランド間に生じるノイズの例として、同時スイッチングノイズがある。これまで、同時スイッチングノイズに対しては、電源プレーンやグランドプレーンの面積を広げたり、バイパスコンデンサ（パスコン）を実装することで対応してきた。しかし、半導体装置の高速化に伴う小型高密度化によって、電源プレーンやグランドプレーンのための十分な面積を確保したり、パスコンを必要な数だけ設置することが困難になってきている。このため、このような方法以外の方法によって、電源−グランド間ノイズを低減する方法が必要となっている。

従来、電源もしくはグランドプレーン共振によるノイズを抑制することができる多層配線基板として、電源用配線となるプレーン導体とグランド用配線となるプレーン導体との間を高誘電正接の絶縁材からなる絶縁層を形成した基板が知られている（例えば、特許文献１参照。）。

また、放射ノイズの元となる伝導ノイズを抑制する伝導ノイズ抑制体を、多層配線基板の電源層とグランド層との間に配置した電子部品が知られている（例えば、特許文献２参照。）。

特開２００５−１２９６１９号公報 特開２００６−１４０４３０号公報

半導体装置は、ますます動作速度の高速化、低消費電力化が進められている。そのため、これまで問題視されてこなかった様々な問題が顕在化している。その中にシグナルインテグリティ（ＳＩ：Signal Integrity）及びパワーインテグリティ（ＰＩ：Power Integrity）がある。ＳＩは、半導体装置における信号伝送時の伝送波形品質を確保することであり、広い周波数成分を持つディジタル信号をいかに劣化させずに伝送するかということである。また、ＰＩは、電源の品質を確保することである。電源が安定した状態でないと、それに接続されている信号への電力供給不足、信号波形の乱れ、放射ノイズの発生原因となる。

信号劣化には様々な要因があり、その中の一つに、信号−グランド間の誘電損失による信号波形の減衰がある。図７を参照して、劣化した信号波形とその原因ついて説明する。

図７（ａ）は、理想的な信号波形を示している。この信号波形は、立ち上がり、電圧の安定状態、及び立ち下がりが、全て直線で描かれる矩形（台形）波となっている。

これに対し、図７（ｂ）は、誘電損失の影響を受けた信号波形である。この信号波形は、誘電損失の影響を受け、矩形波のエッジ部分が丸くなっている。このような誘電損失が大きくなると、アイパターンの開口部分が狭くなり、信号伝送に支障をきたす。そこで、材料メーカーは、比誘電率（εｒ）の低い材料や、誘電損失（tanδ）の低い材料を開発し、半導体メーカーや基板メーカーは、そのような低誘電率・低誘電損失の材料を使用してきた。

しかし、誘電損失が少ないと、信号波形の挙動が顕著になり、リンギング（各伝送線路やコンポーネントの接続の際に発生するインピーダンス不整合による多重反射）や、オーバーシュート・アンダーシュートによるノイズが信号配線に発生しやすくなる。

図７（ｃ）に誘電損失が少ない場合の信号波形を示す。信号の立ち上がり後にはオーバーシュート７１が、信号の立下り後にはアンダーシュート７２が発生している。オーバーシュート・アンダーシュートは、ドライバから出力される信号が立ち上がり・立ち下がりに定常的なハイ・ローレベルを瞬時的に上回る・下回るため発生する。このようなオーバーシュート・アンダーシュートによっても、信号波形は劣化し、信号伝送は正常にできなくなる。

また、電源においては、同時スイッチングノイズ等の問題がある。図８を参照して、同時スイッチングノイズについて説明する。

パッケージ８１に収められたＬＳＩ８２は、ＶＤＤ及びＶＳＳにより電源供給を受ける。ＬＳＩ８２含まれるドライバ８３がスイッチングすると、破線矢印で示すように電流８４が流れる。全てのドライバ８３が同時にスイッチングすると、電流８４−１〜８４−Ｎが同時に流れる。即ち、このときＶＤＤからＶＳＳへ大電流が流れる。その結果、ＶＤＤ，ＶＳＳに電位変動が生じノイズが発生する。これが同時スイッチングノイズである。このような問題の対処方法として、電源プレーンやグランドプレーンの面積を広げるという方法があるが、半導体装置の小型化に伴う高密度化のため、不可能になってきている。

図９に、小型高密度化が進められた半導体装置の電源−グランドプレーン形状の一例を示す。本例では、グランドプレーン９１は長方形であるが、電源プレーン９２−１，９２−２は互いに分離されており、それぞれ複雑な形状をしている。このように、電源プレーン９２−１，９２−２が互いに分離されているのは、配線の高密度化によって、電源層上を信号配線やグランド配線を通過させる必要が生じたためである。電源プレーン９２−２のように島状の電源プレーンでは、十分な電源容量を確保することができない。このため、電源プレーン９２−２に接続された複数のドライバが同時に動作するとノイズも大きくなりやすい。このように、半導体装置の高速化に伴う小型高密度化によって、電源プレーン、グランドプレーンのための十分な面積を確保することや、パスコンを十分に設置することが出来なくなってきている。

また、特許文献１や２に記載されたものは、上述したＳＩやＰＩの改善が期待されるものであるが、これらは、いずれもベタプレーンといわれる電源プレーンに対して用いられるものであって、電源層上に信号配線が設けられている半導体装置にそのまま適用すると、信号の減衰を生じたり、電源プレーン−グランドプレーン間のノイズを十分に抑制することができないという問題点がある。

そこで本発明は、電源層やグランド層に電源プレーンやグランドプレーンのみならず信号配線が設けられている場合であっても、電源−グランド間の同時スイッチングを十分に抑制することができ、かつシグナルインテグリティ及びパワーインテグリティの要求を満たすことができる半導体装置を提供することを目的とする。

本発明によれば、誘電体層を挟んで互いに対向するよう配置されたグランドプレーン及び電源プレーンを有し、前記グランドプレーンのエッジと前記電源プレーンのエッジとが厚み方向に直交する方向に関して互いにずれている基板を備えた半導体装置において、前記誘電体層中であって前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジとの間に周囲より高いtanδを持つ高誘電正接層を設け、かつ前記厚み方向に直交する方向に関して外側に位置する当該高誘電正接層のエッジを前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジの間に位置させたことを特徴とする半導体装置が得られる。

前記半導体装置において、前記高誘電正接層のエッジは、前記厚み方向に直交する方向に関して内側に位置する前記グランドプレーンのエッジ又は前記電源プレーンのエッジから所定の距離以上離して設けることができる。例えば、前記所定の距離は、前記誘電体層の厚みをｄとして０．８ｄとすることができる。また、前記所定の距離は、前記高誘電正接層のtanδが大きい程、大きくすることができる。

また、上記半導体装置において、前記高誘電正接層は、前記厚み方向に関して、当該厚み方向に直交する方向に関して内側に位置するエッジを持つ前記グランドプレーン又は前記電源プレーン寄りに設けられてよい。

さらに、上記半導体装置において、高誘電正接層のtanδは０．２以上とすることができる。

本発明によれば、誘電体層を挟んで互いに対向するよう配置されたグランドプレーン及び電源プレーンを有し、前記グランドプレーンのエッジと前記電源プレーンのエッジとが厚み方向に直交する方向に関して互いにずれている基板を備えた半導体装置において、前記誘電体層中であって前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジとの間に周囲より高いtanδを持つ高誘電正接層を設け、かつ前記厚み方向に直交する方向に関して外側に位置する当該高誘電正接層のエッジを前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジの間に位置させたことで、電源層やグランド層に信号配線が存在しても、その信号配線上を伝播する信号を減衰させることなく、同時スイッチングノイズを効率的に抑制することができ、シグナルインテグリティ及びパワーインテグリティの要求を満たすことができる。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１は、本発明の一実施の形態に係る半導体装置に用いられる基板１０の構成を示す部分断面図である。

図１において、電源プレーン（電源層）１１とグランドプレーン（Ｇｎｄ層）１２は、誘電体層１３を間に挟んで互いに対向するように配置されている。電源プレーン１１とグランドプレーン１２は、例えばＣｕ（銅）からなり、その表面は夫々ソルダーレジスト１４，１５により覆われている。

グランドプレーン１２の平面形状（図の上側から見た形状）は、例えば、長方形である。また、電源プレーン１１の形状は、グランドプレーン１２とは異なり、スリット等が形成された複雑な形状や島状の形状である。このため、電源プレーン１１のエッジは、厚み方向に直交する方向（図の左右方向）に関して、グランドプレーン１２のエッジよりも内側（図の左側）に位置している。

誘電体層１３は、高誘電正接層（高tanδ層）１３−１の上下を通常誘電正接層（通常tanδ）１３−２及び１３−３で挟んだ三層構造である。なお、高誘電正接層１３−１の表面が絶縁性を示すならば、通常誘電正接層１３−３は必ずしも必要ではない。

通常誘電正接層１３−２，１３−３は、公知のプリント基板材、例えば、ＦＲ４（tanδ＝０．０２〜０．０３程度）からなる。その厚みは、例えば、数μｍ〜数十μｍである。

高誘電正接層１３−１は、フェノール樹脂（tanδ＝０．０５〜０．１程度）やポリ塩化ビニル樹脂などの有機系樹脂に、金属粒子又はカーボン等を混合して得た複合材料からなる。この複合材料は、その組成を調整することによりtanδを変更することができ、ここでは、tanδ≧０．２としている。又、その厚みは、数ｎｍ〜数十ｎｍであって、通常誘電正接層１３−２，１３−３に比べて極めて薄い。

また、高誘電正接層１３−１として、信越ポリマー社製のＳＰＩＮＰＥＤＡ（登録商標）を用いてもよい。ＳＰＩＮＰＥＤＡは、ポリイミドフィルム等の基体表面に結合層を介してノイズ抑制層（厚さ２０ｎｍ程度の磁性体金属層）を形成したものである。ＳＰＩＮＰＥＤＡは、隣接する信号線の伝送損失を高い周波数で急激に増大（Ｓ２１を減衰）させる特性を持つ。

高誘電正接層１３−１は、厚み方向に直交する方向（図の左右方向）に関して少なくともその一部が電源プレーン１１のエッジとグランドプレーン１２のエッジとの間に位置するように設けられる。厚み方向に直交する方向に関してエッジが内側（図の右側）に位置している電源プレーン１１またはグランドプレーン１２（本実施の形態では電源プレーン１１）の真下に位置する部分については、要求される特性の応じて設けられればよく、設けられない場合もある。また、高誘電正接層１３−１は、厚み方向に直交する方向に関して外側（図の左側）に位置するエッジが、厚み方向に直交する方向（図の左右方向）に関して、電源プレーン１１のエッジとグランドプレーン１２のエッジとの間に位置するように設けられる。以下では、電源プレーン１１のエッジから高誘電正接層１３−１のエッジまでの距離（厚み方向に直交する方向に関する距離）をサイドスペースと呼ぶ。サイドスペースは、後述するように、誘電体層１３の厚みｄに応じて、ｄ×Ｗ以上となるように設定される。

また、高誘電正接層１３−１の厚み方向（図の上下方向）の位置は、電源プレーン１１とグランドプレーン１２のうち、厚み方向に直交する方向（図の左右方向）に関してエッジが内側（図の右側）に位置している電源プレーンまたはグランドプレーン寄りとしてある。本実施の形態では、電源プレーン１１のエッジがグランドプレーン１２のエッジよりも内側に位置しているので、高誘電正接層１３−１は電源プレーン１１寄りに設けられている。高誘電正接層１３−１を電源プレーン及びグランドプレーンのいずれか一方に寄せて位置させるために、任意の厚みの通常誘電正接層１３−２，１３−３を用いることができる。しかしながら、費用対効果の観点から厚みの異なる市販の誘電体フィルムを組み合わせてもよい。

図２（ａ）及び（ｂ）に、サイドスペースがない場合とある場合について、電源プレートの伝送損失（Ｓ２１）を電磁界シミュレーションにより求めた結果を示す。ここでは、誘電体層１３が、高誘電正接層１３−１と通常誘電正接層１３−２とからなり、通常誘電正接層１３−３はないものとした。

シミュレーションに用いたモデルは、電源プレーン１１及びグランドプレーン１２をともに銅（導電率＝５．８×１０^７（Ｓ／ｍ）、透磁率＝１（Ｈ／ｍ））とした。また、電源プレーン１１のサイズ＝１ｍｍ×０．２ｍｍ×０．０２ｍｍ（縦×横×高さ）とし、グランドプレーン１２のサイズ＝１ｍｍ×１ｍｍ×０．０２ｍｍ（縦×横×高さ）とした。通常誘電正接層１３−２は、サイズ＝１ｍｍ×１ｍｍ×０．０５ｍｍ（縦×横×高さ）、誘電率＝３．４、tanδ＝０．０２、であるとした。また、高誘電正接層１３−１は、サイズ＝１ｍｍ×０．２ｍｍ×０．０５ｍｍ（縦×横×高さ），１ｍｍ×０．２４ｍｍ×０．０５ｍｍ（縦×横×高さ）、誘電率＝３．４、tanδ＝０．０２，０．２，１０、であるとした。シミュレータとして、ＡＮＳＯＦＴ社製の高周波３次元電磁界シミュレータＨＦＳＳを使用し、解析周波数範囲＝５０ＭＨｚ〜１０ＧＨｚ、として解析を行った。

図２（ａ）及び（ｂ）から容易に理解されるように、高誘電正接層１３−１のtanδが大きいほどノイズ抑制効果は大きい。また、図２（ａ）と（ｂ）との比較から明らかなように、サイドスペースがない場合に比べサイドスペースがある場合のほうが、ノイズ抑制効果は大きい。これは、サイドスペースがあるほうが、電源プレーン１１とグランドプレーン１２との間に発生する電気力線がより多く高誘電正接層１３−１を通過するからである。また、図２（ａ）と（ｂ）との比較から、サイドスペースの存在により所望のノイズ抑制効果が得られる場合には、必ずしも電源プレーン１１の真下に高誘電正接層１３−１を設けなくともよいことが分かる。

図３に、サイドスペースの幅と電源プレートの伝送損失（Ｓ２１）との関係を電磁界シミュレーションにより求めた結果を示す。なお、電源プレートを伝播する信号の周波数は１０ＧＨｚとした。

図３から明らかなように、サイドスペースの幅が特定の値（ここでは４０μｍ）に達するまでは、サイドスペースの幅の増加に伴ってノイズ抑制効果は増大（Ｓ２１が低下）する。しかし、サイドスペースの値が特定の値を超えるとノイズ抑制効果は略一定となる。したがって、高誘電正接層１３−１を設けたことによるノイズ抑制効果を最大限に発揮させるためには、サイドスペースを特定の値以上とする必要がある。

誘電体層の厚みｄに対するサイドスペースの割合Ｗと、高誘電正接層１３−２のtanδとの関係を図４に示す。なお、サイドスペースｄ×Ｗは、ノイズ抑制効果の飽和する値（上記特定の値、tanδに依存する値）とする。また、通常誘電正接層１３−２のtanδを０．０２とする。

図４から明らかなように、高誘電正接層１３−１のtanδが大きくなるほどサイドスペースの割合Ｗが大きくなる。即ち、高誘電正接層１３−１としてより高いtanδを持つ材料を使用するほど、サイドスペースｄ×Ｗを大きくする必要がある。例えば、通常誘電正接層１３−２のtanδが０．０２のとき、高誘電正接層１３−２のtanδが０．２，１，１０及び５０であるならば、サイドスペースの割合Ｗは、夫々０．８、１．２，２及び４となる。

図５（ａ）は、誘電体層１３に通常誘電正接層（ＦＲ４、tanδ＝０．０２）１３−２のみを用い、電源プレーン１１及びグランドプレーン１２に接続されたドライバ（図示せず）を動作周波数１ＧＨｚで駆動した場合に発生する電源−グランド間ノイズ（電圧）の波形の時間変化を示すグラフである。

図５（ｂ）は、図５（ａ）に示す電圧変化の波形をフーリエ変換し、周波数成分に変換したものである。図５（ｂ）から分かるように、ノイズは、主として、動作周波数である１ＧＨｚとその高調波成分からなり、特に破線で示すように５ＧＨｚ近傍での成分が多い。

図５（ｃ）は、図１に示した構成の基板１０を用い、電源プレーン１１及びグランドプレーン１２に接続されたドライバ（図示せず）を動作周波数１ＧＨｚで駆動した場合に発生する電源−グランド間ノイズ（電圧）の周波数成分を示すグラフである。図５（ｃ）と図５（ｂ）とを比較すると明らかなように、誘電体層１３に高誘電正接層１３−１を有する本実施の形態の基板１０を用いた場合には、ノイズが抑制されている。特に、動作周波数の高長波である５ＧＨｚの成分の減少が顕著である。

図５（ｄ）は、図５（ｃ）のグラフを逆フーリエ変換することにより得た、ノイズの時間変化を示すグラフである。図５（ｄ）と図５（ａ）とを比較すると、電源−グランド間ノイズの電圧振幅が小さくなっており、ノイズが低減されていることが分かる。これは、誘電体層１３に設けられた高誘電正接層１３−１の働きにより、電源プレーン１１での伝送損失が大きく（Ｓ２１が小さく）なり、デバイスの高速動作時に発生した高周波のノイズ成分が熱等に変換されたためである。これらのノイズ低減効果は、伝送損失が大きければ（Ｓ２１が小さければ)同様の傾向が現れるため、高誘電正接層１３−１として、ＳＰＩＮＰＥＤＡを用いた場合にも同様に得ることができる。

以上の説明から明らかなように、電源プレーンに流れる電流ノイズは、比較的低い周波数成分から高い周波数成分まで（同時スイッチングノイズからその高調波まで）広い範囲にわたり、周波数が高くなるほど大きくなる傾向がある。一方、電源プレーン−グランドプレーン間に設けた高誘電正接層１３−１によって生じる伝送損失は、高周波ほど増加（Ｓ２１は減少）する（図２参照）。これにより、基板１０を用いた本実施の形態に係る半導体装置では、低周波から高周波までノイズを効果的に低減することができる（図５（ｄ）参照。）。

高誘電正接層１３−１は、電源プレーンのエッジより所定値以上はなれた位置にエッジを有していればよく、全面に形成する必要がない。したがって、電源層に設けられた信号配線を高誘電正接層１３−１から離れた位置に設けるようにすることで、信号配線を伝播する信号の減衰を防止することができる。

図６に、図１の基板１０を用いた半導体装置の一例を示す。図示のように、基板１０には半田ボール６１や、引き出し線６２が設けられている。半導体チップ６３は、例えばエラストマー６４により基板１０に接着固定される。また、半導体チップ６３に形成されているＡｌパッド６５は、引き出し線６２に接続される。

図５には、電源プレーン１１と信号配線層とが同一の層に形成されており、その信号配線が半導体チップ６３のＡｌパッド６５に接続されている状態が示されている。電源プレーン１１及びグランドプレーン１２は、信号配線層と同様に、図示しない引き出し線により半導体チップ６３の別のＡｌパッドに夫々接続される。

以上、本発明について一実施の形態に即して説明したが、本発明は上記実施の形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施の形態では、高誘電正接層を用いたが、それと同様の効果、即ち半導体装置の動作周波数からそれより高い周波数帯域にかけて伝送損失が増大（Ｓ２１が減少）するもの（ノイズ低減効果を示すもの）であればよい。

また、電源プレーンとグランドプレーンとはそれぞれ様々な形状となりえるため、一方のプレーンのエッジ全てが他方のプレーンのエッジよりも内側に位置するとは限らない。即ち、一方のプレーンのエッジの一部が他方のプレーンのエッジよりも内側に位置し、残りの一部が外側に位置することがある。そのような場合には、エッジが内側に位置している割合が多いほうのプレーンの外側に高誘電正接層１３−１のエッジが位置するように高誘電正接層を設ければよい。例えば、電源プレーン１１とグランドプレーン１２とが図１０に示すような位置関係にある場合には、少なくとも電源プレート１１のエッジが内側に位置している領域において高誘電正接層１３−１のエッジが外側に位置するように、高誘電正接層１３−１を設ければよい。

本発明の第１の実施の形態に係る半導体装置に用いられる基板の構成を示す断面図である。 （ａ）と（ｂ）は、図１の基板の高誘電正接層にサイドスペースがない場合とある場合の、電源プレートの伝送損失（Ｓ２１）を電磁界シミュレーションにより求めた結果を示すグラフである。 図１の基板における高誘電正接層のサイドスペースの幅と電源プレートの伝送損失（Ｓ２１）との関係を電磁外シミュレーションにより求めた結果を示すグラフである。 図１の基板における誘電体層の厚みｄに対するサイドスペースの割合Ｗと、高誘電正接層のtanδとの関係を示すグラフである。 （ａ）は、電源−グランドプレーン間に通常の誘電体層を配し、ドライバを動作周波数１ＧＨｚで駆動した場合に発生する電源−グランドプレーン間ノイズの時間変化を示す波形図であり、（ｂ）は、（ａ）をフーリエ変換して得たグラフであり、（ｃ）は、図１の基板を用い、ドライバを動作周波数１ＧＨｚで駆動した場合に発生する電源−グランドプレーン間ノイズの周波数成分を示すグラフであり、（ｄ）は、（ｃ）を逆フーリエ変換して得た波形図である。 図１の基板を用いた半導体装置の一構成例を示す部分断面図である。 （ａ）は、理想的な信号波形を示す波形図であり、（ｂ）は、誘電体層の誘電損失の影響を受けた信号波形を示す波形図であり、（ｃ）は、誘電体の誘電損失が無い場合の信号波形を示す波形図である。 同時スイッチングノイズを説明するための回路図である。 グランドプレーン及び電源プレーンの形状を説明するための平面図である。 電源プレーンのエッジの一部がグランドプレーンのエッジよりも外側に位置する場合の高誘電正接層の配置の一例を示す図である。

符号の説明

１０ 基板
１１ 電源プレーン
１２ グランドプレーン
１３ 誘電体層
１３−１ 高誘電正接層
１３−２，１３−３ 通常誘電正接層
１４，１５ ソルダーレジスト
６１ 半田ボール
６２ 引き出し線
６３ 半導体チップ
６４ エラストマー
６５ Ａｌパッド
７１ オーバーシュート
７２ アンダーシュート

Claims (6)

1. 誘電体層を挟んで互いに対向するよう配置されたグランドプレーン及び電源プレーンを有し、前記グランドプレーンのエッジと前記電源プレーンのエッジとが厚み方向に直交する方向に関して互いにずれている基板を備えた半導体装置において、
   前記誘電体層中であって前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジとの間に周囲より高いtanδを持つ高誘電正接層を設け、かつ前記厚み方向に直交する方向に関して外側に位置する当該高誘電正接層のエッジを前記厚み方向に直交する方向に関して前記グランドプレーンのエッジと前記電源プレーンのエッジの間に位置させたことを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記高誘電正接層のエッジを、前記厚み方向に直交する方向に関して内側に位置する前記グランドプレーンのエッジ又は前記電源プレーンのエッジから所定の距離以上離したことを特徴とする半導体装置。
3. 請求項２に記載の半導体装置において、
   前記所定の距離を、前記誘電体層の厚みをｄとして０．８ｄとしたことを特徴とする半導体装置。
4. 請求項２に記載の半導体装置において、
   前記所定の距離を、前記高誘電正接層のtanδが大きい程、大きくしたことを特徴とする半導体装置。
5. 請求項１乃至４のいずれか一つに記載の半導体装置において、
   前記高誘電正接層が、前記厚み方向に関して、当該厚み方向に直交する方向に関して内側に位置するエッジを持つ前記グランドプレーン又は前記電源プレーン寄りに設けられていることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一つに記載の半導体装置において、
   高誘電正接層のtanδが０．２以上であることを特徴とする半導体装置。

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