JP2008166870A - 水平同期回路、ディスプレイ装置、クロック調整方法 - Google Patents

Abstract

【課題】映像乱れを抑えたサンプリングクロック制御を可能とすること。
【解決手段】この水平同期回路は、映像信号に含まれる第１の水平同期信号と同期した第２の水平同期信号を生成する水平同期回路であって、ピクセルクロック信号を生成するＰＬＬ発振部と、第１の水平同期信号および第２の水平同期信号の差分信号を出力する位相比較部と、差分信号を所定の時定数でフィルタリングし、ＰＬＬ発振部の補正信号としてＰＬＬ発振部に出力するフィルタと、ＰＬＬ発振部が生成したピクセルクロック信号をカウントし、所定のカウント数ごとにパルス信号を出力することで第２の水平同期信号を生成するカウンター分周器と、ユーザからの指示に基づき、フィルタの時定数を一時的に変更するとともに、該時定数が変更されている間にカウンター分周器のカウント数を制御するカウント制御部とを具備する。
【選択図】図１

Description

本発明は、映像信号を処理する水平同期回路、ディスプレイ装置およびクロック調整法に関する。

一般に、アナログ映像信号を用いるディスプレイ装置は、アナログ映像信号をＡ／Ｄ変換し、サンプリングクロック信号により水平方向のサンプル画素を取り込むことで映像を表示している。しかし、アナログ映像信号には外来ノイズ等に起因する歪み成分や位相ずれが含まれているため、固定されたサンプリングクロック信号では水平方向の画素全てを取り込めない場合がある。

例えば、ＸＧＡの水平総画素数（総ドットクロック数）は１３４４ドットであるが、信号歪みや位相ずれを生ずることでアナログ波形が乱れてしまい、これがＡ／Ｄ変換する際の誤差の原因となってしまう。そこで、ＸＧＡの水平総画素を取り込むため、Ａ／Ｄ変換のサンプリングクロックを制御してサンプル数を１３４５や１３４３のように調整することが行われている。

このようにアナログ映像信号を処理するＡ／Ｄ変換器においては、映像の水平同期を安定させるため、サンプリングクロック数をカウントして水平同期周波数の同期信号を生成している。そして、生成した水平同期周波数の同期信号と入力映像信号の水平同期信号とを用いてＰＬＬ回路を構成し、水平同期周波数を安定化させている。かかる構成のＡ／Ｄ変換器において前述のサンプリングクロック制御を行うと、サンプル数が変化した瞬間にＡ／Ｄ変換器内の水平周波数が変化するので、表示映像の水平同期が外れて映像が乱れる現象が発生してしまう。

水平同期を安定化する技術としては、例えば特許文献１に開示されるような水平同期回路が提案されている。しかし、特許文献１記載の水平同期回路では、水平同期の欠落に基づいて水平同期の制御を行っているため、前述のようなＡ／Ｄ変換器のサンプリングクロック制御に起因する映像の乱れに対しては十分な効果を得られなかった。
特開２０００−１８４２３０号公報

このように、従来の水平同期回路、ディスプレイ装置、クロック調整方法では、アナログ映像信号を処理するＡ／Ｄ変換器のサンプリングクロック制御に起因する映像乱れに対して、十分な効果が得られないという問題がある。

本発明はこのような課題を解決するためになされたもので、映像乱れを抑えたサンプリングクロック制御を可能とする水平同期回路、ディスプレイ装置、クロック調整方法を提供することを目的としている。

上記した目的を達成するために、本発明の一つの態様に係る水平同期回路は、映像信号に含まれる第１の水平同期信号と同期した第２の水平同期信号を生成する水平同期回路であって、ピクセルクロック信号を生成するＰＬＬ発振部と、第１の水平同期信号および第２の水平同期信号の差分信号を出力する位相比較部と、差分信号を所定の時定数でフィルタリングし、ＰＬＬ発振部の補正信号としてＰＬＬ発振部に出力するフィルタと、ＰＬＬ発振部が生成したピクセルクロック信号をカウントし、所定のカウント数ごとにパルス信号を出力することで第２の水平同期信号を生成するカウンター分周器と、ユーザからの指示に基づき、フィルタの時定数を一時的に変更するとともに、該時定数が変更されている間にカウンター分周器のカウント数を制御するカウント制御部とを具備している。

本発明の他の態様に係るディスプレイ装置は、入力した映像信号の映像を表示するディスプレイ装置であって、映像信号に含まれる第１の水平同期信号と同期した第２の水平同期信号を生成する本発明の一つの態様に係る水平同期回路と、水平同期信号により制御される表示部と、水平同期回路が出力した第２の水平同期信号に基づいて表示部を制御するドライバ部とを具備している。

本発明のさらに他の態様に係るクロック調整方法は、ピクセルクロック信号を生成する発振部と、発振部が生成したピクセルクロック信号を所定のサンプリング単位でカウントして水平同期信号を生成するカウンター分周器と、映像信号に含まれる水平同期信号およびカウンター分周器が生成した水平同期信号の差分信号を出力する比較器と、差分信号を所定の時定数でフィルタリングして発振部の発振周波数の補正信号を生成するフィルタとを備えた水平同期回路のクロック調整方法であって、フィルタの時定数を変更し、フィルタの時定数が変更された後にサンプリング単位を変更することを特徴としている。

本発明によれば、映像乱れを抑えたサンプリングクロック制御を可能とする。

以下、本発明の一つの実施形態を図面を参照して詳細に説明する。図１は本発明の第１の実施形態に係る水平同期回路の構成を示すブロック図、図２は、この実施形態に係る水平同期回路の動作を示すフローチャートである。この実施形態の水平同期回路１は、サンプリングクロックを制御することで、水平画素全ての取り込みを実現する。図１に示すように、水平同期回路１は、電圧制御発振器（ＶＣＯ）５と分周器１０と位相制御部１５を有するＰＬＬ発振部１６、Ｈ−カウンター分周器２０、位相比較器２５、ＰＬＬフィルタ３０、入力部３５、カウント制御器４０、時定数制御器４５を備えている。

ＶＣＯ５は、水平同期信号の基準となる基準信号を生成する発振器である。ＶＣＯ５は、ピクセルクロック（ドットクロック）の所定の倍数に相当する周波数の信号を生成する。分周器１０は、ＶＣＯ５が生成した基準信号を分周して、ピクセルクロックの信号を出力する。位相制御部１５は、後述するＰＬＬフィルタ３０から送られる信号と分周器１０から出力される分周信号とを比較して差分信号を生成し、ＶＣＯ５にフィードバックする。すなわち、ＶＣＯ５、分周器１０および位相制御部１５によりＰＬＬ発振部１６を構成している。ＰＬＬ発振部１６は、分周器１０の出力（ピクセルクロック信号）をＨ−カウンター分周器２０に供給する。

Ｈ−カウンター分周器２０は、入力されたクロックをカウントして、所定のカウント数に達するごとにパルスを出力する分周器である。Ｈ−カウンター分周器２０は、ＰＬＬ発振部１６から送られるピクセルクロック信号をカウントし、所定のカウント数ごとにパルスを出力する。ここで、所定のカウント数は、水平方向の総画素数によって決定される。例えば、前述のＸＧＡを例にとると、Ｈ−カウンター分周器２０は、入力されたピクセルクロックの信号をカウントし、所定のカウント数として１３４４に達するごとに一つのパルスを位相比較器２５に出力する。すなわち、Ｈ−カウンター分周器２０は、ピクセルクロックを水平同期周波数に分周する機能を有している。

Ｈ−カウンター分周器２０は、所定のカウント数を外部からの指示に基づいて変更する機能をも有している。すなわち、外部からカウントup/down信号を受けると、Ｈ−カウンター分周器２０は、所定のカウント数を１つずつ増加させ、または減少させる。Ｈ−カウンター分周器２０は、所定のカウント数を変更すると、カウントup/down信号を送った相手に対してＡｃｋ信号を返す。

位相比較器２５は、ＨＩｎ端子から入力される映像信号の水平同期信号と、Ｈ−カウンター分周器２０から送られる分周された信号（Ｈ−カウンター分周器２０が生成した水平同期信号）とを比較し、その差分を出力する。すなわち、位相比較器２５は、ＰＬＬ発振部１６およびＨ−カウンター分周器２０が生成する水平同期信号を、映像信号から得られた水平同期信号とを比較して、そのずれを誤差信号として出力する。位相比較器２５は、誤差信号をＰＬＬフィルタ３０に送る。

ＰＬＬフィルタ３０は、所定の時定数をもったループフィルタである。ＰＬＬフィルタ３０は、位相比較器２５から送られた誤差信号を所定の時定数でフィルタリングし、補正信号として出力する機能を有する。ＰＬＬフィルタ３０の時定数は、外部から変更可能とされている。すなわち、外部から時定数fast/slow信号を受けると、ＰＬＬフィルタ３０は、所定の時定数を短くし、または長くする。

入力部３５は、サンプリングクロックの制御指示（カウント数の増減指示）をユーザから受け付ける入力インタフェースである。カウント制御器４０は、入力部３５が受け付けたカウント数増減指示に基づいて、ＰＬＬフィルタ３０の時定数制御とＨ−カウンター分周器２０の所定のカウント数の増減制御を実行する。具体的には、カウント制御器４０は、カウント数増減指示に基づいて、ＰＬＬフィルタ３０の時定数を短くして（速くして）ＰＬＬフィルタ３０の感度を上げ、次いでＨ−カウンター分周器２０のカウント数増減制御を行い、その後にＰＬＬフィルタ３０の時定数を元の所定値に復帰させる。これにより、サンプリングクロック数の変化に伴う水平同期周波数の収束が早くなり、表示画面上の影響を最小限に抑えることが可能になる。

時定数制御器４５は、カウント制御器４０からＰＬＬフィルタ３０の時定数制御指示を受け、ＰＬＬフィルタ３０の時定数を制御する。時定数制御器４５は、ＰＬＬフィルタ３０の時定数を変更すると、カウント制御器４０にＡｃｋ信号を返す。

続いて、図２を参照して、この実施形態の水平同期回路１の動作を説明する。この水平同期回路１では、ＶＣＯ５は、基準信号を生成して分周器１０に供給している。分周器１０は、ＶＣＯ５が生成した基準信号を分周して位相制御部１５の一方の入力に供給する。ここで、映像信号に含まれる水平同期信号はＨＩｎ端子に供給されている。映像信号に含まれる水平同期信号とＨ−カウンター分周器２０から出力される水平同期信号とが同期している場合、すなわち、水平同期回路１の水平同期周波数が収束している場合、位相比較器２５は誤差信号を出力しないから、ＰＬＬフィルタ３０からＰＬＬ発振部１６の補正信号も出力されない。従って位相制御部１５の他方の入力にはＰＬＬ発振部１６の補正信号が供給されない。

かかる場合、水平同期周波数が収束しているから、位相制御部１５からＶＣＯ５に対して送られるフィードバック信号によって周波数制御が行われない状態となる。ＰＬＬ発振部１６は、分周器１０が生成した信号をそのままＨ−カウンター分周器２０に供給する。

Ｈ−カウンター分周器２０は、ＰＬＬ発振部１６から、分周器１０が分周した信号（＝ピクセルクロック信号）を受け取り、パルスをカウントする。所定のカウント数までカウントが進むと、Ｈ−カウンター分周器２０は、パルス信号を一つだけ位相比較器２５に供給し、カウントを再開する。結果として、Ｈ−カウンター分周器２０は、水平同期信号を生成して位相比較器２５に供給し、併せてＯｕｔ端子に出力する。

ここで、ＨＩｎ端子から入力される映像信号の水平同期信号およびＨ−カウンター分周器２０から出力される水平同期信号の同期が外れると、位相比較器２５は、その差分値である誤差信号をＰＬＬフィルタ３０に出力する。ＰＬＬフィルタ３０は、誤差信号を所定の時定数でフィルタリングし、ＰＬＬ発振部１６の補正信号として位相制御部１５の他方の入力に出力する。

その結果、位相制御部１５の出力信号が変化するので、ＶＣＯ５にフィードバックされる信号も変化し、ＶＣＯ５の発振周波数が変化する。ＶＣＯ５の発振周波数の変化により、Ｈ−カウンター分周器２０に供給される信号の周波数も変化し、位相比較器２５に供給される水平同期信号の水平同期周波数も変化する。最終的に、位相比較器２５の誤差信号がゼロとなってこれらの変化が収束し、水平同期周波数は安定化する。

ここで、入力部３５がユーザからの指示入力を受けると（ステップ１０１。以下「Ｓ１０１」のように称する。）、入力部３５は、当該指示入力がサンプリング調整指示か否かを判定する（Ｓ１０２）。

判定の結果、ユーザの指示がサンプリング調整指示、すなわち、サンプル数増減指示である場合（Ｓ１０２のＹｅｓ）、カウント制御器４０は、時定数制御器４５に対してＰＬＬフィルタ３０の時定数を短く（速く）するよう指示信号を送る。時定数制御器４５は、指示信号を受けると、ＰＬＬフィルタ３０の時定数を短くする制御を行う（Ｓ１０３）。そして、時定数制御器４５は、位相比較器２５から出力される誤差信号がゼロとなるタイミング（ＰＬＬループが収束するタイミング）でカウント制御器４０にＡｃｋ信号を返す（Ｓ１０４）。すなわち、時定数制御器４５は、ＰＬＬフィルタ３０の時定数を変更してＰＬＬループが安定する頃を見計らってＡｃｋ信号を返すことになる。この遅延時間は、およそ数ｍ秒のオーダーである。

カウント制御器４０は、時定数制御器４５からＡｃｋ信号を受け取ると、Ｈ−カウンター分周器２０に対し、ユーザの指示に基づくカウント数の指示信号を送る。Ｈ−カウンター分周器２０は、指示信号を受けると、ユーザの指示内容に応じてカウント数の変更を行う（Ｓ１０５）。例えば、前述のＸＧＡであれば、標準値の１３４４を１３４５に増加させたり、１３４３に減少させたりする。Ｈ−カウンター分周器２０は、位相比較器２５から出力される誤差信号がゼロとなるタイミング（ＰＬＬループが収束するタイミング）でカウント制御器４０にＡｃｋ信号を返す（Ｓ１０６）。この遅延時間もおよそ数ｍ秒のオーダーである。

カウント制御器４０は、Ｈ−カウンター分周器２０からＡｃｋ信号を受け取ると、時定数制御器４５にＰＬＬフィルタ３０の時定数を標準値に戻すよう指示信号を送る。時定数制御器４５は、指示信号を受けると、ＰＬＬフィルタ３０の時定数を標準値に戻す制御を行う（Ｓ１０７）。時定数制御器４５は、位相比較器２５から出力される誤差信号がゼロとなるタイミング（ＰＬＬループが収束するタイミング）でカウント制御器４０にＡｃｋ信号を返す（Ｓ１０８）。この遅延時間もおよそ数ｍ秒のオーダーである。

カウント制御器４０は、入力部３５から送られる指示を完了し、またはさらなる指示がない場合（Ｓ１０９のＹｅｓ）、サンプル数増減処理を終了する。指示未了の場合や、さらなる指示があった場合は、当該指示入力を受け付ける（Ｓ１０１）。

このように、この実施形態の水平同期回路によれば、水平同期信号を生成する分周器のカウント数を変更する際に、ＰＬＬフィルタの時定数を短く（感度を高く）制御するので、表示映像の乱れを最小限にすることができる。また、この実施形態の水平同期回路によれば、各々の処理に遅延処理を介在させているので、ＰＬＬの収束動作を妨げることなく水平同期信号の安定化を図ることができる。なお、Ａｃｋ信号を返す前の遅延は、省略してもかまわない。

次に、本発明の他の実施形態について詳細に説明する。図３は、本発明の第２の実施形態に係る水平同期回路の構成を示すブロック図、図４は、この実施形態に係る水平同期回路の動作を示すフローチャートである。図３に示すように、この実施形態の水平同期回路２は、図１に示す第１の実施形態に係る水平同期回路１の構成に加えて、垂直同期制御部５０をさらに備えたものである。そこで、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。

垂直同期制御部５０は、映像信号の垂直同期信号がＶＩｎ端子に入力され、垂直帰線期間のタイミングを示すパルス信号（タイミング信号）をカウント制御器４１に与えるパルス発生器である。垂直同期制御部５０は、カウント制御器４１がカウント数増減処理を行うタイミング信号を与える機能を有する。

カウント制御器４１は、第１の実施形態に係るカウント制御器４０と共通の機能を有するが、垂直同期制御部５０から送られるパルスにより動作する点、および時定数制御器４５やＨ−カウンター分周器２０に対する制御動作が異なっている。

以下、図４を参照して、図３に示す水平同期回路２の動作を説明する。水平同期回路２における水平同期周波数の収束動作については、第１の実施形態における収束動作と共通するので説明を省略する。

垂直同期制御部５０のＶＩｎ端子には、映像信号の垂直同期信号が入力されており、垂直同期制御部５０は、垂直帰線期間に同期したタイミング信号をカウント制御器４１に送っている。ここで、入力部３５がユーザから指示入力を受けると（Ｓ１１１）、入力部３５は、当該入力がサンプリング調整指示か否かを判定する（Ｓ１１２）。

判定の結果、ユーザの指示がサンプリング調整指示、すなわち、サンプル数増減指示である場合（Ｓ１１２のＹｅｓ）、カウント制御器４１は、垂直同期制御部５０からのタイミング信号の受信を待機する（Ｓ１１３・Ｓ１１３のＮｏ）。垂直同期制御部５０からのタイミング信号を受けると（Ｓ１１３のＹｅｓ）、カウント制御器４１は、時定数制御器４５にＰＬＬフィルタ３０の時定数を短く（早く）するよう指示信号を送る。ここで指示信号を送るタイミングは、次の垂直帰線期間に合わせる必要があるため、垂直遅延動作（垂直遅延処理）が追加される（Ｓ１１４）。時定数制御器４５は、指示信号を受けると、ＰＬＬフィルタ３０の時定数を短くする制御を行う（Ｓ１１５）。しかし、第１の実施形態の水平同期回路では、ＰＬＬの収束を待つため遅延動作を行っていたが、第２の実施形態の水平同期回路は、垂直帰線期間内に処理を行うので、遅延動作を必要としない。

続いて、カウント制御器４１は、Ｈ−カウンター分周器２０に対し、ユーザの指示に基づくカウント数の指示信号を送る。Ｈ−カウンター分周器２０は、指示信号を受けると、ユーザの指示内容に応じたカウント数変更を行う（Ｓ１１６）。例えば、前述のＸＧＡであれば、標準値の１３４４を１３４５に増加させたり、１３４３に減少させたりする。この動作においても、ＰＬＬの収束を待つための遅延動作は不要である。

さらに、カウント制御器４０は、時定数制御器４５にＰＬＬフィルタ３０の時定数を標準値に戻すよう指示信号を送る。時定数制御器４５は、指示信号を受けると、ＰＬＬフィルタ３０の時定数を標準値に戻す制御を行う（Ｓ１１７）。

カウント制御器４０は、入力部３５から送られる指示を完了し、またはさらなる指示がない場合（Ｓ１１８のＹｅｓ）、サンプル数増減処理を終了する。指示未了の場合や、さらなる指示があった場合は、当該指示入力を受け付ける（Ｓ１１１）。

このように、この実施形態の水平同期回路によれば、垂直帰線期間内にサンプル数増減処理を行うので、表示映像の乱れをさらに軽減することができる。なお、第２の実施形態の水平同期回路では、時定数制御器５０やＨ−カウンター分周器２０からカウント制御器４１へのＡｃｋ信号の送信をしないものとして説明したが、これには限定されない。垂直帰線期間内に動作を終えることが可能であれば、各動作の後にＡｃｋ信号の送信を伴うものとしてもよい。

次に、図５を参照して、本発明の第３の実施形態に係るディスプレイ装置について詳細に説明する。図５に示すように、このディスプレイ装置３は、アンテナ６０、チューナ部６５、映像信号処理部７０、垂直ドライバ部７５、水平ドライバ部８０、およびディスプレイ８５を備えており、テレビジョン装置としても機能する。なお、図５は、ディスプレイの走査関係の構成を中心に表している。

アンテナ６０は、テレビジョン放送波を受信する。チューナ部６５は、アンテナ６０が受信した電波から所望の放送波を選択する。映像信号処理部７０は、チューナ部６５が選択した放送波から、水平同期信号、垂直同期信号、映像信号、音声信号に復調する。垂直ドライバ部７５および水平ドライバ部８０は、映像信号について、ディスプレイ８５のそれぞれ垂直方向・水平方向に走査する。

映像信号処理部７０は、第１の実施形態に係る水平同期回路１、垂直同期回路７１、および映像復調回路７２を備えている。なお、映像信号処理部７０は、第１の実施形態に係る水平同期回路１に代えて、第２の実施形態に係る水平同期回路２を備えてもよい。また、アンテナ６０およびチューナ部６５に代えて、映像信号入力部ＶｉｄｅｏＩｎを設けて直接映像信号を受け取るように構成してもよい。

この実施形態のディスプレイ装置によれば、第１または第２の実施形態に係る水平同期回路を備えたので、水平同期信号を生成する分周器のカウント数を変更する際に生ずる表示映像の乱れを最小限にすることができる。

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係る水平同期回路の構成を示すブロック図である。 第１の実施形態に係る水平同期回路の動作を示すフローチャートである。 本発明の第２の実施形態に係る水平同期回路の構成を示すブロック図である。 第２の実施形態に係る水平同期回路の動作を示すフローチャートである。 本発明の第３の実施形態に係るディスプレイ装置の構成を示すブロック図である。

符号の説明

１…水平同期回路、５…ＶＣＯ、１０…分周器、１５…位相比較器、１６…ＰＬＬ発振部、２０…Ｈ−カウンター分周器、２５…位相比較器、３０…ＰＬＬフィルタ、３５…入力部、４０…カウント制御器、４５…時定数制御器。

Claims (7)

1. 映像信号に含まれる第１の水平同期信号と同期した第２の水平同期信号を生成する水平同期回路であって、
   ピクセルクロック信号を生成するＰＬＬ発振部と、
   前記第１の水平同期信号および前記第２の水平同期信号の差分信号を出力する位相比較部と、
   前記差分信号を所定の時定数でフィルタリングし、前記ＰＬＬ発振部の補正信号として前記ＰＬＬ発振部に出力するフィルタと、
   前記ＰＬＬ発振部が生成した前記ピクセルクロック信号をカウントし、所定のカウント数ごとにパルス信号を出力することで前記第２の水平同期信号を生成するカウンター分周器と、
   ユーザからの指示に基づき、前記フィルタの前記時定数を一時的に変更するとともに、該時定数が変更されている間に前記カウンター分周器の前記カウント数を制御するカウント制御部と
   を具備したことを特徴とする水平同期回路。
2. 前記ＰＬＬ発振部は、基準信号を発振する電圧制御発振器と、前記基準信号を分周して前記ピクセルクロック信号を生成する分周器と、前記分周器が生成したピクセルクロック信号と前記ＰＬＬ発振部の補正信号とを比較して前記電圧制御発振器の補正信号を生成する位相制御部とを具備したことを特徴とする請求項１記載の水平同期回路。
3. 前記所定のカウント数は、前記映像信号の水平総画素数であることを特徴とする請求項１記載の水平同期回路。
4. 前記カウント制御部は、前記時定数を短く変更した後に前記カウント数を変更し、前記カウント数の変更完了後に前記時定数を元の値に戻すことを特徴とする請求項１記載の水平同期回路。
5. 前記映像信号に含まれる垂直同期信号に基づいて、前記映像信号の垂直帰線期間のタイミングを示すタイミング信号を生成する垂直同期制御部をさらに備え、
   前記カウント制御部は、前記垂直同期制御部が生成したタイミング信号に基づいて、前記垂直帰線期間の間に前記時定数の変更および前記カウント数の制御を行うこと
   を特徴とする請求項１記載の水平同期回路。
6. 入力した映像信号の映像を表示するディスプレイ装置であって、
   前記映像信号に含まれる第１の水平同期信号と同期した第２の水平同期信号を生成する請求項１記載の水平同期回路と、
   水平同期信号により制御される表示部と、
   前記水平同期回路が出力した前記第２の水平同期信号に基づいて前記表示部を制御するドライバ部と
   を具備したことを特徴とするディスプレイ装置。
7. ピクセルクロック信号を生成する発振部と、前記発振部が生成した前記ピクセルクロック信号を所定のサンプリング単位でカウントして水平同期信号を生成するカウンター分周器と、映像信号に含まれる水平同期信号および前記カウンター分周器が生成した水平同期信号の差分信号を出力する比較器と、前記差分信号を所定の時定数でフィルタリングして前記発振部の発振周波数の補正信号を生成するフィルタとを備えた水平同期回路のクロック調整方法であって、
   前記フィルタの時定数を変更し、
   前記フィルタの時定数が変更された後に前記サンプリング単位を変更すること
   を特徴とするクロック調整方法。

Images