JP2008141610A - 固体撮像装置及び撮像システム - Google Patents

Abstract

【課題】各列にＡＤ変換回路を備えた固体撮像装置の高速化を、ＡＤ変換回路そのものを高速化することなく実現する。
【解決手段】光電変換を行うことによりアナログ信号を出力する複数の画素回路が行列状に配列されてなる画素部と、各列に設けられ、その列の複数の画素回路から出力された複数のアナログ信号を複数のデジタル信号に順次変換するＡＤ変換回路１５ａと、メモリ３２、３３を有し、前記デジタル信号をメモリ３２、３３の一方に保持しつつ、並行して、他方に先に保持されているデジタル信号を出力するメモリ回路と１５ｂ、各列のメモリ回路１５ｂに接続されたデータバス１７とを備える。
【選択図】図２

Description

本発明は、固体撮像装置及び撮像システムに関し、特に、列ごとにアナログデジタル変換器（ＡＤＣ）を備えた高速動作可能なＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置及びそのような固体撮像装置を用いた撮像システムに関する。

近年、ＭＯＳ型固体撮像装置の高速化のための多くの技術が提案されている。その一例に、特許文献１、特許文献２に開示される技術がある。

まず、特許文献１に開示される技術について説明する。
特許文献１は、光電変換素子を含む画素回路が行列状に配列されてなる画素部と、前記配列の各列に２つ以上設けられたＡＤＣとを備え、異なる行の画素回路から光電変換の結果である出力信号を順次読み出し、前記２つ以上のＡＤＣで並行して処理することにより、動作の高速化を可能にするＭＯＳ型固体撮像装置を開示している。さらには各列に複数の垂直信号線を設け、異なる行の画素回路からの出力信号の読み出しをも同時に行うことによって、さらなる高速化を図る技術を提案している。

以下、図９〜図１４を参照しながら、特許文献１に示されている、各列に２つのＡＤＣが設けられたＭＯＳ型固体撮像装置について説明する。

図９は、その固体撮像装置の機能的な構成を示すブロック図である。ここでは簡単化のために複数の画素回路１０が３行６列に配列されてなる画素部１１を使って説明する。

一つの列の画素回路１０の出力は、垂直信号線１２に共通に接続されている。垂直走査回路１３は、各行の画素回路１０へ読み出し信号を順次出力する。読み出し信号を受けた行の画素回路１０は、光電変換を行った結果であるアナログ信号を垂直信号線１２へ出力する。

相関二重サンプリング回路（以下ＣＤＳと記載）１４、１８は、各列に設けられる個別の回路からなり、異なる行の画素回路から得られたアナログ信号からノイズを除去する。ＡＤＣ１５１、１９１もまた、各列に設けられる個別の回路からなり、ＣＤＳ１４、１８でノイズ除去されたアナログ信号をデジタル信号に変換する。

変換されたデジタル信号は、水平走査回路１６、２０からの選択信号に応じて、列ごとに順次データバス１７、２１を介して外部へ出力される。データバス１７、２１は、変換されたデジタル信号を伝送するため、高速な動作が行える。

図１０は、ＡＤＣ１５１の基本的な回路構成を、データバス１７及び水平走査回路１６と共に示す図である。図１０は、ＡＤＣ１５１がシングルスロープ積分型アナログデジタル変換回路であり、デジタル信号が３ビットで表される場合について、３列分の回路を示している。

ＡＤＣ１５１の１つの列に対応する部分は、比較器２２、比較器２２の出力にゲートが接続される３つのＭＯＳトランジスタからなる転送スイッチ２７、転送スイッチ２７の３つのＭＯＳトランジスタにそれぞれ接続される３つの容量からなるメモリ５０、メモリ５０の３つの容量にそれぞれ接続される３つのＭＯＳトランジスタからなる読み出しスイッチ３６で構成される。ＡＤＣ１５１は、同様の回路を画素部の各列に対応して備えている。

ランプ波生成器２３は、シングルスロープのランプ波信号を生成し、信号線２４を介して比較器２２へ供給する。カウンタ回路２５は、そのランプ波信号のスロープ期間に３ビット値をカウントするカウントコードを生成し、信号線２６を介して転送スイッチ２７へ供給する。

比較器２２は、そのランプ波信号のレベルとＣＤＳ１４から与えられるアナログ信号のレベルとが一致すると、転送スイッチ２７へ制御信号を出力し、その結果、カウンタコードの値が転送スイッチ２７を介してメモリ５０に記憶される。

読み出しスイッチ３６を構成する３つのＭＯＳトランジスタのゲートは、水平走査回路１６に接続される。水平走査回路１６が列ごとに順次、読み出しスイッチへ選択信号を出力することにより、各列のメモリ５０に記憶されているカウントコードが順次、データバス１７を介して外部へ出力される。

なお、ＡＤＣ１９１、データバス２１、及び水平走査回路２０も、図１０に示される構成と同様に構成される。

図１１は、従来の固体撮像装置の動作を概念的に説明するための図である。図１１には、図９の固体撮像装置の２列分の回路が模式的に示される。

垂直走査回路１３は、一つの行の画素回路（例えばＡ１１、Ａ１２等）へ読み出し信号を供給するとき、ＣＤＳ１４に接続されたＭＯＳトランジスタ等のスイッチ３８をオンするよう制御する。その結果、その行の画素回路からのアナログ信号がＣＤＳ１４でノイズ除去され、ノイズ除去後のアナログ信号がＡＤＣ１５１でデジタル信号に変換される。

水平走査回路１６は、読み出しスイッチ３６をオンする選択信号を列ごとに順次出力し、これにより、ＡＤＣ１５１で変換されたデジタル信号は、データバス１７を介して列ごとに順次外部へ出力される。

また、垂直走査回路１３は、他の行の画素回路（例えばＡ２１、Ａ２２等）へ読み出し信号を供給するとき、ＣＤＳ１８に接続されたスイッチ３９をオンするように制御する。その結果、その行の画素回路からのアナログ信号がＣＤＳ１８でノイズ除去され、ノイズ除去後のアナログ信号がＡＤＣ１９１でデジタル信号に変換される。

このようにして、異なる行の画素回路からのアナログ信号は、それぞれ上側及び下側の構成に振り分けられて処理される。

図１２は、動作タイミングを説明するタイミングチャートである。２つの帯のそれぞれは、異なる行に関する一連の動作、つまり異なる行の画素回路からのアナログ信号読み出し、ＣＤＳによるノイズ除去、ＡＤＣによる信号のアナログデジタル変換、及び変換後のデジタル信号の出力が行われる時期を示している。図面の右方向が時間の経過に対応する。

垂直信号線１２が各列に１つしかないため、読み出し動作は行ごとに逐次処理されるものの、その他の動作は二重に設けられるＣＤＳ、ＡＤＣ、及びデータバスによって並行して実行可能であり、そのため高速動作が可能となる。

さらに高速化を図るために、図１３に示される固体撮像装置では、各列に２本の垂直信号線１２１、１２２を設けている。垂直信号線１２１は、奇数行の画素回路の出力を共通にＣＤＳ１４へ接続し、垂直信号線１２２は、偶数行の画素回路の出力を共通にＣＤＳ１８へ接続する。そして、垂直走査回路１３１は、１つの奇数行の画素回路、及び１つの偶数行の画素回路へ、同時に読み出し信号を供給する。

この構成によれば、図１４に示されるように、画素回路からのアナログ信号の読み出しを含めて、２行分の全ての動作が同時に実行できるため、さらに高速動作が可能となる。

次に、特許文献２に開示される技術について説明する。
図１５は、特許文献２に開示される固体撮像装置の構成を示す回路図である。

この固体撮像装置は、行列状に配列され光電変換素子を含む画素回路１、２と、画素回路１、２のそれぞれから光電変換前に得られるノイズと光電変換結果である光信号とをアナログ電荷として蓄積する容量部３、４と、容量部３、４に記憶されたノイズと光信号とを選択的に出力するスイッチ回路５、６とを備える。このノイズは光信号から減算されることによりノイズ除去に用いられる。

この固体撮像装置によれば、画素回路１からのノイズと光信号とを容量部３に蓄積しながら、容量部４に既に蓄積されている他の行の画素回路からのノイズと光信号とを出力し、次に、画素回路２からのノイズと光信号とを容量部４に蓄積しながら、容量部３に蓄積された画素回路１からのノイズと光信号とを出力するというように、異なる行の画素回路のノイズと光信号とを、交互かつ並行して蓄積し出力する処理（バックグラウンド処理と呼ばれる）を行うことができる。

これにより、この固体撮像装置は、画素回路からノイズと光信号とを容量部へ読み出すための水平ブランキング期間を、他の画素回路からもう１つの容量部へ先に読み出されているノイズと光信号とを出力する期間で隠蔽できるので、その結果、複数行の画素回路からの信号を途切れなく高速に出力することが可能となる。
特開２００５−３４７９３２号公報 特開２００１−０４５３７５号公報

従来の固体撮像装置は、上記説明したように動作の高速化に一定の効果を発揮するが、固体撮像装置の高速動作への要望は、画素数のさらなる増大に伴って今後ますます高まることが予想される。しかしながら、従来の技術だけでそのような要望に応えることは困難である。

高速化のために、特許文献１に開示される固体撮像装置では、例えばＡＤＣの動作速度を上げ、また、特許文献２に開示される固体撮像装置では、例えば水平転送速度を上げる対策が考えられる。

しかしながら、そのような対策は、画素数の増大に伴って今後さらに高密度に実装されることになる回路を、精度や安定性を維持しつつより高速に動作させる必要があるため、必ずしも容易ではない。とりわけ、アナログ回路に対してそのような対策を講じるための技術的な難度は極めて高い。

本発明は、上記課題を解決するためになされたもので、列ごとにＡＤＣを備える固体撮像装置における実効的な動作速度を、ＡＤＣの動作速度を上げることなく、向上させる技術を提供することを目的とする。

前記の目的を達成するため、本発明に係る固体撮像装置は、光電変換を行うことによりアナログ信号を出力する複数の画素回路が行列状に配列されてなる画素部と、各列に設けられ、その列の複数の画素回路から出力された複数のアナログ信号を複数のデジタル信号に変換して順次出力するＡＤ変換回路と、複数のメモリを有し、前記複数のデジタル信号を前記複数のメモリの相異なる１つに保持しつつ、並行して、他のメモリに先に保持されているデジタル信号を出力するメモリ回路と、各列の前記メモリ回路に接続された水平転送回路とを備える。

この構成によれば、ＡＤ変換結果であるデジタル信号を一つのメモリへ保持する処理と、他のメモリに先に保持されている他のデジタル信号を水平転送回路で転送する処理とを並行して、かつそれぞれのメモリの役割を入れ替えながら途切れなく行うことができるので、ＡＤ変換回路の稼働率を上げることで、固体撮像装置における実効的な動作速度の向上を達成する。

そのために、前記メモリ回路は、前記ＡＤ変換回路の出力と前記複数のメモリの相異なる１つとを接続し、択一的にオンされる複数の入力選択スイッチと、前記複数のメモリの相異なる１つと前記水平転送回路とを接続し、オンされる入力選択スイッチに接続されたメモリとは異なるメモリに接続された１つがオンされる複数の出力選択スイッチとを有しているとしてもよい。

また、前記ＡＤ変換回路は、前記水平転送回路で第１行の画素回路に由来するデジタル信号が順次転送される間に、前記第１行とは異なる第２行の画素回路から出力されたアナログ信号をデジタル信号に変換してもよい。

この構成によれば、ある行の画素回路からのアナログ信号の読み出し及びＡＤ変換を行うための水平ブランキング期間を、先にＡＤ変換された他の行のデジタル信号を転送する期間に隠蔽できるので、各行のデジタル信号を途切れなく出力することが可能になる。

また、第１行の画素回路は、前記ＡＤ変換回路が前記第１行とは異なる第２行の画素回路から出力されたアナログ信号をデジタル信号へ変換している間に、光電変換を行うことによりアナログ信号を出力し、前記ＡＤ変換回路は、前記第２行の画素回路から出力されたアナログ信号をデジタル信号に変換し終えると直ちに、前記第１行の画素回路から出力されたアナログ信号をデジタル信号に変換し始めてもよい。

この構成によれば、ＡＤ変換回路の稼働率をさらに高めることができ、固体撮像装置における動作速度の一層の向上に役立つ。

また、前記水平転送回路、並びに、各列の前記ＡＤ変換回路及び前記メモリ回路からなる回路組が複数設けられ、それぞれの回路組は、相異なる行の画素回路から出力されたアナログ信号をデジタル信号に変換し、変換されたデジタル信号を順次転送してもよい。

また、前記固体撮像装置は、さらに、各列に、その列の複数の画素回路の出力と前記複数の回路組の相異なる１つとを接続する複数の垂直信号線を備え、各回路組は、前記複数の垂直信号線のうちのその回路組に接続された１つを介して、相異なる行の画素回路から出力されたアナログ信号を並行して取得し、取得されたアナログ信号をデジタル信号に変換し、変換されたデジタル信号を順次転送してもよい。

この構成によれば、各行のＡＤ変換結果であるデジタル信号の蓄積と転送とを、並行して、かつそれぞれのメモリの役割を入れ替えながら途切れなく行う特徴的な処理を、複数の回路組で並行して行うことができるため、固体撮像装置における動作速度の一層の向上に役立つ。

また、前記ＡＤ変換回路を、シングルスロープ積分型アナログデジタル変換回路にすることで、回路構成が簡単で高性能な変換回路が実現できる。

また、さらに、各列に、その列の画素回路から出力されたアナログ信号からノイズを除去して前記ＡＤ変換回路へ出力するノイズ除去回路を備えることで、ノイズの少ない固体撮像装置が実現できる。

また、本発明は、固体撮像装置として実現できるだけでなく、上述したような固体撮像装置を備える撮像システムとして実現することもできる。

本発明に係る固体撮像装置によれば、ＡＤ変換の結果得られたデジタル信号を一つのメモリへ保持する処理と、他のメモリに先に保持されている他のデジタル信号を水平転送回路で転送する処理とを、並行して、かつそれぞれのメモリの役割を入れ替えながら途切れなく行うことができるので、ＡＤ変換回路の稼働率を上げることで、固体撮像装置における実効的な動作速度の向上を達成する。

以下、本発明の実施の形態に係る固体撮像装置について、図面を参照しながら説明する。

（第１の実施の形態）
図１は、第１の実施の形態の固体撮像装置の機能的な構成を示すブロック図である。本実施の形態は簡単化のため６×４の画素部で説明する。

各行の画素回路１０は、垂直走査回路１３の制御下で順次、読み出したアナログ信号を画素部１１の両側に設けられたＣＤＳ１４及びＣＤＳ１８へ出力する。ＣＤＳ１４及びＣＤＳ１８は、そのアナログ信号のノイズ除去を行い、次いでＡＤＣ１５及びＡＤＣ１９が、それぞれＣＤＳ１４及びＣＤＳ１８でノイズ除去されたアナログ信号をデジタル信号に変換する。

本実施の形態では、ＡＤＣ１５及びＡＤＣ１９のそれぞれに、ＡＤ変換の結果得られるデジタル信号を第１のメモリ及び第２のメモリに交互に保持するメモリ回路を設ける。ＡＤＣ１５及びＡＤＣ１９の構成については、後に詳述する。

本実施の形態の固体撮像装置では、まず、垂直走査回路１３が１つの奇数行（例えば１行目）へ読み出し信号を出力することにより、その行の画素回路から光電変換によって得たアナログ信号が読み出され、ＣＤＳ１４がそのアナログ信号に対してノイズ除去を行い、ＡＤＣ１５がノイズ除去後のアナログ信号をデジタル信号に変換し、そのデジタル信号をＡＤＣ１５の第１のメモリに保持する。

次に、垂直走査回路１３が１つの偶数行（例えば２行目）へ読み出し信号を出力することにより、その行の画素回路から光電変換によって得たアナログ信号が読み出され、ＣＤＳ１８がそのアナログ信号に対してノイズ除去を行い、ＡＤＣ１９がノイズ除去後のアナログ信号をデジタル信号に変換し、そのデジタル信号をＡＤＣ１９の第１のメモリに保持する。

垂直走査回路１３は、奇数行及び偶数行へ読み出し信号を出力するタイミングを、奇数行の画素回路からのアナログ信号の読み出しが完了した後、直ちに偶数行の画素回路からアナログ信号が読み出されるように制御する。

そして次の奇数行（例えば３行目）の画素回路から出力されるアナログ信号を１行目と同様にＣＤＳ１４に入力し、ＡＤＣ１５でデジタル変換後のデジタル信号をＡＤＣ１５の第２のメモリに保持する。次の偶数行（例えば４行目）の画素回路から出力されるアナログ信号も２行目と同様にＣＤＳ１８に入力し、ＡＤＣ１９でデジタル変換後のデジタル信号をＡＤＣ１９の第２のメモリに保持する。

このように変換されたデジタル信号を水平走査回路１６及び水平走査回路２０によって第１及び第２のメモリから交互に読み出して、データバス１７及びデータバス２１で転送して外部へ出力する。

図２は、本実施の形態の固体撮像装置の主要部の基本的な構成を示す図である。この主要部は、ＡＤ変換回路１５ａ、メモリ回路１５ｂ、読み出しスイッチ３６、データバス１７、及び水平走査回路１６からなる回路組である。

ここで、ＡＤ変換回路１５ａとメモリ回路１５ｂとは、ＡＤＣ１５の内部的な構成であり、また、読み出しスイッチ３６、データバス１７、及び水平走査回路１６は水平転送回路を構成する。

図２は、ＡＤ変換回路１５ａがシングルスロープ積分型アナログデジタル変換回路でありデジタル信号が３ビットで表される場合について、この回路組の１列分を示している。

なお、ＡＤＣ１９、データバス２１、及び水平走査回路２０を含むもう１つの回路組が、先に説明した回路組と同様に構成される。便宜上、先に説明した回路組を下側構成と呼び、もう１つの回路組を上側構成と呼ぶ。

ＡＤ変換回路１５ａは、比較器２２、比較器２２に入力するシングルスロープのランプ波形を生成するランプ波生成器２３、そのランプ波形を伝送する信号線２４、３ビットのカウンタコードを生成するカウンタ回路２５、そのカウンタコードを伝送する信号線２６、及び比較器２２の出力にゲートが接続される転送スイッチ２７から構成される。転送スイッチ２７は、カウンタコードの各ビットに対応して設けられる。

メモリ回路１５ｂは、ＡＤ変換回路１５ａでのＡＤ変換の結果であるデジタル信号を保持するメモリ３２とメモリ３３、転送スイッチ２７とメモリ３２とを接続する入力選択スイッチ３０、転送スイッチ２７とメモリ３３とを接続する入力選択スイッチ３１、メモリ３２と読み出しスイッチ３６とを接続する出力選択スイッチ３４、メモリ３３と読み出しスイッチ３６とを接続する出力選択スイッチ３５を有する。これらの回路要素は、カウンタコードの各ビットに対応して設けられる。

メモリ回路１５ｂは、さらに、各行の処理ごとに反転するスイッチ制御信号を生成するスイッチ制御回路２８、そのスイッチ制御信号を伝送する信号線２９を有する。

図２に一例として示されるように、入力選択スイッチ３０及び出力選択スイッチ３５はノーマリオープン型のＦＥＴ（電界効果トランジスタ）で実現され、入力選択スイッチ３１及び出力選択スイッチ３４はノーマリクローズ型のＦＥＴで実現され、これらのスイッチがこのスイッチ制御信号で共通に制御される。

なお、スイッチ制御回路２８で、複数のスイッチ制御信号を生成しそれぞれのスイッチに個別に供給しても、もちろん構わない。その場合には、入力選択スイッチ３０、３１及び出力選択スイッチ３４、３５の全てを、ノーマリオープン型のＦＥＴ又はノーマリクローズ型のＦＥＴで実現することもできる。

このような構成により、入力選択スイッチ３０及び入力選択スイッチ３１が択一的に、かつ各行の処理ごとに交互にオンされる。また、出力選択スイッチ３４及び出力選択スイッチ３５のうち、オンされる入力選択スイッチに接続されたメモリとは異なるメモリに接続された１つがオンされる。

このようにして、奇数行に関するデジタル信号をメモリ３２に保持しつつ、先に保持されている偶数行に関するデジタル信号をメモリ３３から出力し、その後、新たな偶数行に関するデジタル信号をメモリ３３に保持しつつ、保持された奇数行に関するデジタル信号をメモリ３２から出力することができる。

読み出しスイッチ３６は、水平走査回路１６からの走査信号によってオンされ、オンされている出力選択スイッチに接続されるメモリのデジタル信号をデータバス１７へ出力する。水平走査回路１６から各列に順次走査信号が出力されることによって、各列のデジタル信号がデータバス１７で順次転送される。

図３は、ここで説明した下側構成の動作タイミングを説明するタイミングチャートである。２つの帯のそれぞれは、異なる２つの奇数行（例えば１行目と３行目）に関する一連の動作、つまり異なる行の画素回路からのアナログ信号読み出し（読み出し）、ＣＤＳによるノイズ除去（ＣＤＳ）、ＡＤＣによる信号のアナログデジタル変換（ＡＤＣ）、及び変換後のデジタル信号の出力（出力）が行われる時期を示している。図面の右方向が時間の経過に対応する。

ここで、図３が下側構成のみの動作を示していることに注意すれば、従来の技術では２つのＡＤＣを用いることによって実現される動作タイミング（図１２を参照）と同等の動作タイミングが、１つのＡＤＣとメモリ回路１５ｂとを用いて実現されることが分かる。

従来の１つのＡＤＣを含む片側の構成では、ＡＤ変換結果であるデジタル信号を保持するメモリが、各列にただ１つ（図１０のメモリ５０）設けられているため、データバス１７で全ての列のデジタル信号を転送し終えるまで、次のＡＤ変換を開始することができない。

これに対し、ここで説明した下側構成によれば、ＡＤ変換結果であるデジタル信号を一方のメモリへ保持する処理と、他方のメモリに先に保持されている他のデジタル信号をデータバス１７で転送する処理とを、並行して、かつそれぞれのメモリの役割を入れ替えながら途切れなく行うことで、従来よりも簡素な構成で、従来と同等の動作タイミングを実現している。

さらには、図３に示されるように、ある奇数行に関するノイズ除去が完了しＡＤ変換が開始されると、直ちに他の奇数行からのアナログ信号読み出しを開始して次のＡＤ変換に備えることで、ＡＤＣの稼働率を上げて高速処理を行っている。

この動作は、例えば、図２に示されるメモリ回路１５ｂと同様に、２つの入力選択スイッチ、２つのメモリ、及び２つの出力選択スイッチを含むメモリ回路を列ごとにＣＤＳ１４に設け、そのメモリ回路によって実行される。

すなわち、前述した動作は、ＣＤＳ１４に設けられるそのようなメモリ回路において、画素回路からのアナログ信号を一方のメモリへ読み出してノイズ除去を行う処理と、他方のメモリに先にノイズ除去されて保持されている他の行の画素回路からのアナログ信号をＡＤＣへ出力する処理とを、並行して、かつメモリの役割を入れ替えながら行う動作を表している。

図４は、本実施の形態の固体撮像装置の動作を概念的に説明するための図である。図４には、図１及び図２の固体撮像装置の２列分の回路が模式的に示される。

図４を参照しながら、本実施の形態の固体撮像装置動作に関してさらに詳しく説明する。

１行目（奇数行）の画素Ａ１１から信号を読み出し、ＭＯＳトランジスタ等のスイッチ３８を介してＣＤＳ１４に入力し、続いて２行目（偶数行）の画素Ａ２１から信号を読み出し、ＭＯＳトランジスタ等のスイッチ３９を介してＣＤＳ１８に入力する。

ＣＤＳ１４及びＣＤＳ１８はノイズ除去処理を行う。ＣＤＳ１４及びＣＤＳ１８から出力された信号は、それぞれＡＤ変換回路１５ａ及びＡＤ変換回路１９ａでデジタル信号に変換される。

１行目に関するデジタル信号は、入力選択スイッチ３０を介してメモリ３２に保持される。これと並行して、メモリ３３に先に保持されているデジタル信号が出力選択スイッチ３５、及び読み出しスイッチ３６を介してデータバス１７に読み出される。読み出しスイッチ３６は水平走査回路１６の制御下で列ごとに順次オンされ、各列のデジタル信号がデータバス１７に順次読み出されていく。

同様に、２行目に関するデジタル信号は、入力選択スイッチ４０を介してメモリ４２に保持される。これと並行して、メモリ４３に先に保持されているデジタル信号が出力選択スイッチ４５、及び読み出しスイッチ４６を介してデータバス１７に読み出される。読み出しスイッチ４６は水平走査回路２０の制御下で列ごとに順次オンされ、各列のデジタル信号がデータバス２１に順次読み出されていく。

ここで、ＣＤＳ１４が１行目に関するアナログ信号のノイズ除去を完了すると直ちに、３行目の画素回路はアナログ信号の出力を開始する。そして、そのアナログ信号をＡＤ変換して得られたデジタル信号は、入力選択スイッチ３１を介してメモリ３３に保持される。このとき１行目に関するデジタル信号はデータバス１７で転送中であっても構わない。転送中のデータはデジタル値であるため、並行して行われる信号処理や外来ノイズの影響を受けにくい。

同様に、ＣＤＳ１８が２行目に関するアナログ信号のノイズ除去を完了すると直ちに、４行目の画素回路はアナログ信号の出力を開始する。そして、そのアナログ信号をＡＤ変換して得られたデジタル信号は、入力選択スイッチ４１を介してメモリ４３に保持される。このとき２行目に関するデジタル信号はデータバス２１で転送中であっても構わない。転送中のデータはデジタル値であるため、並行して行われる信号処理や外来ノイズの影響を受けにくい。

図５は、奇数行を受け持つ下側構成と偶数行を受け持つ上側構成とを合わせた動作タイミングを説明するタイミングチャートである。

下側構成においてある奇数行に関するノイズ除去処理（ＣＤＳ１）が完了しＡＤ変換が開始されると、直ちに他の奇数行の読み出し処理（読み出し１）を開始して次のＡＤ変換に備えることで、ＡＤＣ回路の稼働率を上げて高速処理を行っている。

同様に、上側構成においてある偶数行に関するノイズ除去処理（ＣＤＳ２）が完了しＡＤ変換が開始されると、直ちに他の偶数行の読み出し処理（読み出し２）を開始して次のＡＤ変換に備えることで、ＡＤＣ回路の稼働率を上げて高速処理を行っている。

（第２の実施の形態）
図６は、第１の実施の形態の固体撮像装置を、さらに高速動作可能に発展させた固体撮像装置の機能的な構成を示すブロック図である。本実施の形態は簡単化のため６×４の画素部で説明する。本実施の形態では、各列に垂直信号線１２１及び垂直信号線１２２を設け、例えば奇数行の画素回路の出力を垂直信号線１２１で共通にＣＤＳ１４に接続し、偶数行の画素回路の出力を垂直信号線１２２で共通にＣＤＳ１８に接続する。

垂直走査回路１３１で奇数行の１つと偶数行の１つとを同時に選択し、奇数行の画素回路からのアナログ信号は下側構成へ、また、偶数行の画素回路からのアナログ信号は上側構成へ、同時に読み出す。これにより、垂直方向に２行同時読み出しが可能となり高速動作が可能になる。

本実施の形態でも、実施の形態１と同様、ＡＤＣ１５及びＡＤＣ１９には、それぞれ２つのメモリを有するメモリ回路１５ｂ及びメモリ回路１９ｂが設けられる（図４を参照）。

まず画素部の奇数行（例えば１行目）と偶数行（例えば２行目）を同時に読み出し操作し、１行目のアナログ信号をＣＤＳ１４に入力してノイズ除去を行い、続いてＡＤＣ１５でＡＤ変換し、ＡＤＣ１５のメモリ３２に保持すると同時に、２行目のアナログ信号をＣＤＳ１８に入力してノイズ除去を行い、続いてＡＤＣ１９でＡＤ変換し、ＡＤＣ１９のメモリ４２に保持する。

ここで、奇数行（１行目）と偶数行（２行目）の画素回路からのアナログ信号がＣＤＳでノイズ除去された時点で、次の奇数行（例えば３行目）と次の偶数行（例えば４行目）の画素回路を、同時にアナログ信号を出力するように制御する。

３行目のアナログ信号を、ＣＤＳ１４でノイズ除去し、続いてＡＤＣ１５でＡＤ変換し、ＡＤＣ１５のメモリ３３に保持すると同時に、４行目のアナログ信号をＣＤＳ１８でノイズ除去し、続いてＡＤＣ１９でＡＤ変換し、ＡＤＣ１９のメモリ４３に保持する。

このように変換されたデジタル信号を水平走査回路１６及び水平走査回路２０からの走査信号に従って、それぞれメモリ回路１５ｂ及びメモリ回路１９ｂから列ごとに順次読み出して、データバス１７及びデータバス２１で転送して外部へ出力する。

なお、本実施の形態に係る固体撮像装置において、各列に２つの垂直信号線を設け、垂直方向に２行同時読み出しが行われるよう動作タイミングを変更した点以外は、第１の実施の形態で説明した事項と同様なので、説明を省略する。

図７は、本実施の形態に係る固体撮像装置の動作タイミングを説明するタイミングチャートである。奇数行と偶数行の読み出しを同時に行うことができるので、第１の実施の形態に係る固体撮像装置よりもさらに高速動作可能となる。

（第３の実施の形態）
本発明は、ここまでに説明した固体撮像装置として実現できるだけでなく、そのような固体撮像装置を用いた固体撮像システムとして実現することもできる。

図８は、第３の実施の形態に係る固体撮像システムの機能的な構成の一例を示すブロック図である。

この固体撮像システムは、ここまでに説明した固体撮像装置を用いて被写体を撮像するシステムであり、レンズ５１、絞り５２、固体撮像装置１００、全体制御部５３、タイミング発生部５４、信号処理部５５、メモリ部５６、外部Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）５７、記録媒体Ｉ／Ｆ５８、及び記録媒体５９から構成される。固体撮像装置１００が、ここまでに説明した固体撮像装置である。

レンズ５１及び絞り５２は、固体撮像装置１００へ被写体像を結像させる光学系である。固体撮像装置１００は、被写体像を撮像して得た各画素のデジタル信号を信号処理部５５へ出力する。

信号処理部５５は、メモリ部５６を作業メモリとして用いて、例えば各画素のデジタル信号に所定の圧縮処理を施すなどして、被写体像を表す画像データを生成する。

全体制御部５３は、これらの動作を総括的に制御する。すなわち、被写体像に含まれる空間的な高周波成分や光量に応じてレンズ５１及び絞り５２を調整することにより好ましいピント及び露出を得ると共に、タイミング発生部５４を制御して固体撮像装置１００及び信号処理部５５を駆動するためのタイミング信号を発生させる。

生成された画像データは、外部Ｉ／Ｆ５７から、例えばＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）ケーブルや無線ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）を介して外部装置へ出力され、また、記録媒体Ｉ／Ｆ５８に取り付けられた、例えばＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）メモリカードといった記録媒体５９に保存される。全体制御部５３は、これらの動作の制御も行う。

この構成によれば、固体撮像装置１００の特徴を引き継ぐことにより、ＡＤＣを高速化することなく、比較的簡素な構成で実効的な動作速度を従来よりも向上できる固体撮像システムが実現される。

以上、本発明の固体撮像装置、及び固体撮像システムについて、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

本発明は、高速化のために各列にＡＤＣを有する固体撮像装置に有用であり、動画対応のデジタルカメラ、デジタルビデオカメラ等に利用可能である。

第１の実施の形態の固体撮像装置の機能的な構成を示すブロック図 固体撮像装置の主要部の基本的な構成を示す図 主要部の動作タイミングを説明するタイミングチャート 固体撮像装置の動作を概念的に説明するための図 ２つの主要部を合わせた動作タイミングを説明するタイミングチャート 第２の実施の形態の固体撮像装置の機能的な構成を示すブロック図 固体撮像装置の動作タイミングを説明するタイミングチャート 第３の実施の形態の固体撮像システムの機能的な構成を示すブロック図 従来の固体撮像装置の機能的な構成を示すブロック図 従来の固体撮像装置におけるＡＤＣの基本的な回路構成を示す図 従来の固体撮像装置の動作を概念的に説明するための図 従来の固体撮像装置の動作タイミングを説明するタイミングチャート 他の従来の固体撮像装置の機能的な構成を示すブロック図 他の従来の固体撮像装置の動作タイミングを説明するタイミングチャート さらに他の従来の固体撮像装置の構成を示す回路図

符号の説明

１、２ 画素回路
３、４ 容量部
５、６ スイッチ回路
１０ 画素回路
１１ 画素部
１２ 垂直信号線
１３ 垂直走査回路
１４、１８ ＣＤＳ
１５、１９ ＡＤＣ
１５ａ、１９ａ ＡＤ変換回路
１５ｂ、１９ｂ メモリ回路
１６、２０ 水平走査回路
１７、２１ データバス
２２ 比較器
２３ ランプ波生成器
２４ 信号線
２５ カウンタ回路
２６ 信号線
２７ 転送スイッチ
２８ スイッチ制御回路
２９ 信号線
３０、３１、４０、４１ 入力選択スイッチ
３２、３３、４２、４３ メモリ
３４、３５、４４、４５ 出力選択スイッチ
３６、４６ 読み出しスイッチ
３８、３９ スイッチ
５０ メモリ
５１ レンズ
５３ 全体制御部
５４ タイミング発生部
５５ 信号処理部
５６ メモリ部
５７ 外部Ｉ／Ｆ
５８ 記録媒体Ｉ／Ｆ
５９ 記録媒体
１００ 固体撮像装置
１２１ 垂直信号線
１２２ 垂直信号線
１３１ 垂直走査回路
１５１、１９１ ＡＤＣ

Claims (9)

1. 光電変換を行うことによりアナログ信号を出力する複数の画素回路が行列状に配列されてなる画素部と、
   各列に設けられ、その列の複数の画素回路から出力された複数のアナログ信号を複数のデジタル信号に変換して順次出力するＡＤ変換回路と、
   複数のメモリを有し、前記複数のデジタル信号を前記複数のメモリの相異なる１つに保持しつつ、並行して、他のメモリに先に保持されているデジタル信号を出力するメモリ回路と、
   各列の前記メモリ回路に接続された水平転送回路と
   を備えることを特徴とする固体撮像装置。
2. 前記メモリ回路は、
   前記ＡＤ変換回路の出力と前記複数のメモリの相異なる１つとを接続し、択一的にオンされる複数の入力選択スイッチと、
   前記複数のメモリの相異なる１つと前記水平転送回路とを接続し、オンされる入力選択スイッチに接続されたメモリとは異なるメモリに接続された１つがオンされる複数の出力選択スイッチとを有している
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記ＡＤ変換回路は、前記水平転送回路で第１行の画素回路に由来するデジタル信号が順次転送される間に、前記第１行とは異なる第２行の画素回路から出力されたアナログ信号をデジタル信号に変換する
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 第１行の画素回路は、前記ＡＤ変換回路が前記第１行とは異なる第２行の画素回路から出力されたアナログ信号をデジタル信号へ変換している間に、光電変換を行うことによりアナログ信号を出力し、
   前記ＡＤ変換回路は、前記第２行の画素回路から出力されたアナログ信号をデジタル信号に変換し終えると直ちに、前記第１行の画素回路から出力されたアナログ信号をデジタル信号に変換し始める
   ことを特徴とする請求項１に記載の固体撮像装置。
5. 前記水平転送回路、並びに、各列の前記ＡＤ変換回路及び前記メモリ回路からなる回路組が複数設けられ、
   それぞれの回路組は、相異なる行の画素回路から出力されたアナログ信号をデジタル信号に変換し、変換されたデジタル信号を順次転送する
   ことを特徴とする請求項１に記載の固体撮像装置。
6. 前記固体撮像装置は、さらに、
   各列に、その列の複数の画素回路の出力と前記複数の回路組の相異なる１つとを接続する複数の垂直信号線を備え、
   各回路組は、前記複数の垂直信号線のうちのその回路組に接続された１つを介して、相異なる行の画素回路から出力されたアナログ信号を並行して取得し、取得されたアナログ信号をデジタル信号に変換し、変換されたデジタル信号を順次転送する
   ことを特徴とする請求項５に記載の固体撮像装置。
7. 前記ＡＤ変換回路は、シングルスロープ積分型アナログデジタル変換回路である
   ことを特徴とする請求項１に記載の固体撮像装置。
8. 前記固体撮像装置は、さらに、
   各列に、その列の画素回路から出力されたアナログ信号からノイズを除去して前記ＡＤ変換回路へ出力するノイズ除去回路を備える
   ことを特徴とする請求項１乃至請求項７の何れかに記載の固体撮像装置。
9. 請求項１乃至請求項８の何れかに記載の固体撮像装置と、
   前記固体撮像装置へ被写体像を結像させる光学系と、
   前記固体撮像装置からの出力信号を処理する信号処理部と
   を備えることを特徴とする撮像システム。

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