[go: up one dir, main page]

JP2008140861A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2008140861A
JP2008140861A JP2006323751A JP2006323751A JP2008140861A JP 2008140861 A JP2008140861 A JP 2008140861A JP 2006323751 A JP2006323751 A JP 2006323751A JP 2006323751 A JP2006323751 A JP 2006323751A JP 2008140861 A JP2008140861 A JP 2008140861A
Authority
JP
Japan
Prior art keywords
opening
semi
hole
insulating substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006323751A
Other languages
English (en)
Other versions
JP5022683B2 (ja
Inventor
Masaru Onodera
賢 小野寺
Kazutaka Takagi
一考 高木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2006323751A priority Critical patent/JP5022683B2/ja
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to KR1020117014974A priority patent/KR101156837B1/ko
Priority to KR1020087027432A priority patent/KR101069956B1/ko
Priority to EP07832621.2A priority patent/EP2088619B1/en
Priority to PCT/JP2007/072899 priority patent/WO2008066059A1/ja
Priority to US12/300,793 priority patent/US7749901B2/en
Priority to TW096145409A priority patent/TWI455202B/zh
Publication of JP2008140861A publication Critical patent/JP2008140861A/ja
Priority to US12/813,541 priority patent/US20100244202A1/en
Application granted granted Critical
Publication of JP5022683B2 publication Critical patent/JP5022683B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H10P14/40
    • H10P50/695
    • H10D64/011
    • H10W20/023
    • H10W20/0234
    • H10W20/0242
    • H10W20/2125

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

【課題】 段切れのないビアホールを有する半導体装置が実現すること。
【解決手段】 一方の面11aに電極12が形成され、かつ一方の面11aから他方の面11bに貫通する貫通穴11cが形成された半絶縁性基板11と、貫通穴11cの内面に形成され、電極12と電気的に接続する導電層17と具備した半導体装置において、貫通穴11cが、他方の面11b側に位置する内径がこれよりも一方の面11a側に位置する部分の内径よりも大きいテーパ領域11dを有する。
【選択図】 図1

Description

本発明は、高周波帯で使用する半導体装置および半導体装置の製造方法に関する。
高周波帯で使用する半導体装置たとえばマイクロ波増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成され、これらの回路素子はたとえば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地導体が形成されている。そして、回路素子を接地する場合、たとえば半絶縁性基板を貫通するビアホールを介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地導体とが電気的に接続される。
ビアホールは、半絶縁性基板の一方の面から他方の面に貫通する貫通穴を設け、貫通穴の内面に導電層を形成した構造をしている。貫通穴はたとえばエッチングで形成され、導電層はメッキや蒸着などで形成される。
上記した構成のビアホールは特許文献1などに開示されている。
特開平2−288409号公報
従来の半導体装置は、上記したように、ビアホールを形成する貫通穴はたとえばエッチングで形成され、貫通穴の内面に形成する導電層はメッキや蒸着などの方法で形成されている。
しかし、貫通穴の内面に導電層を形成する場合に、メッキや蒸着を行う金属が十分に形成されず、貫通穴の内面の一部に導電層が形成されない、いわゆる段切れが発生する場合がある。その結果、回路素子の接地が不十分になり、マイクロ波増幅装置などの電気的特性が劣化する原因になる。
本発明は、上記した欠点を解決し、ビアホールの段切れなどを防止した半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の半導体装置の製造方法は、一方の面に電極が形成された半絶縁性基板の他方の面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する第1工程と、前記マスク層上にレジスト層を形成する第2工程と、光が通る領域を設けたマスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第1開口を形成する第3工程と、第1開口を形成した前記レジスト層を加熱し、前記レジスト層の第1開口の周辺に第1開口側に向かって厚さが薄くなる第1テーパ領域を形成する第4工程と、この第4工程の後、前記レジスト層の第1開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の他方の面の一部が露出する第2開口を形成すると共に、前記第2開口の周辺に第2開口側に向かって厚さが薄くなる第2テーパ領域を形成する第5工程と、この第5工程の後、前記マスク層上に残った前記レジスト層を除去する第6工程と、この第6工程の後、前記第2開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の他方の面側に位置する部分の内径がこれよりも一方の面側に位置する部分の内径よりも大きい第3テーパ領域を有する貫通穴を形成する第7工程と、前記貫通穴の内面に導電層を形成する第8工程とからなる。
また、本発明は、一方の面に電極が形成され、かつ一方の面から他方の面に貫通する貫通穴が形成されたGaNまたはSiCからなる半絶縁性基板と、前記貫通穴の内面に形成され、前記電極と電気的に接続する導電層とを具備した半導体装置において、前記貫通穴が、他方の面側に位置する部分の内径がこれよりも一方の面側に位置する部分の内径よりも大きいテーパ領域を有する。
本発明によれば、ビアホールを構成する貫通穴の内面に内径が変化するテーパ領域が形成される。したがって、貫通穴の内面に導電層が確実に形成され、段切れのないビアホールを有する半導体装置およびその製造方法が実現する。
本発明の実施形態について、図1の断面で示した工程図を参照して説明する。
図1(a)に示すように、半絶縁性基板11の一方の面11aたとえばその表面に、ある面積をもった電極12が形成されている。半絶縁性基板11は、たとえばGaNあるいはSiCなどの化合物半導体から構成されている。電極12はNiなどで形成されている。電極12には、半絶縁性基板11のたとえば一方の面11aに形成された回路素子(図示せず)の接地端子などが接続される。
半絶縁性基板11の他方の面11bたとえばその裏面には、Alなどの金属からなるマスク層13が形成されている。マスク層13を形成する金属には、後述するように、半絶縁性基板11をドライエッチングする際に使用するエッチングガスによるエッチング速度が、半絶縁性基板11よりも小さい特性のものが使用される。また、マスク層13上にレジスト層14が形成されている。
マスク層13およびレジスト層14が形成された半絶縁性基板11の上方にマスクパターン15が配置されている。マスクパターン15はその一部に光を通すたとえば透孔15aが形成されている。マスクパターン15は、透孔15aと電極12とが対面する位置関係になるように配置される。マスクパターン15の図示上方、たとえばマスクパターン15を基準にして半絶縁性基板11と反対側に光源16が配置される。
次に、光源16からマスクパターン15を通してレジスト層14に光を照射し、その後、現像処理を行い、図1(b)に示すように、光が照射された部分、たとえば電極12と対面する位置に第1開口14aを形成する。このとき、第1開口14aの底にマスク層13が露出する。なお、第1開口14aの面積は電極の面積よりも小さくなっている。また、ここではポジ型レジストの場合で説明している。しかし、ネガ型レジストを用いることもできる。
次に、レジスト層14を加熱する。この加熱で、図1(c)に示すように、第1開口14aを囲む縁上端の凸部がだれて、第1開口14a側に向かって厚さが薄くなる第1テーパ領域14bが、第1開口14aの周辺にたとえば環状に形成される。
次に、レジスト層14の第1開口14aを利用してマスク層13をエッチングする。エッチングは、たとえばArガスあるいはF、Clなどのハロゲン系のガスを用いたドライエッチングで行われる。このエッチングで、図1(d)に示すように、マスク層13に第2開口13aが形成され、第2開口13aの底に半絶縁性基板11の他方の面11bが露出する。
マスク層13をエッチングする際に、マスクとして機能するレジスト層14は、第1開口14aの周辺が第1テーパ領域14bになっている(図1(c))。そのため、マスク層13をエッチングする場合に、第1テーパ領域14bも、時間の経過とともに第1開口14aに近い厚さの薄い内側から外側へと順にエッチングが進み、第1開口14aの径が徐々に拡大する。
したがって、マスク層13のエッチングは、まず第1開口14aの底に露出する部分がエッチングされる。その後、レジスト層14の第1開口14aの径の拡大に伴って、マスク層13も内側から外側へと徐々にエッチングが進み、第2開口13aの径が徐々に拡大する。このとき、マスク層13の内側の方が外側よりもエッチングが進む。したがって、第2開口13aの周辺には、たとえば第2開口13a側に向かって厚さが徐々に薄くなる第2テーパ領域13bが、たとえば環状に形成される。
次に、図1(e)に示すように、レジスト層14を除去し、その後、マスク層13を利用して半絶縁性基板11をエッチングする。半絶縁性基板11のエッチングは、たとえばArガスあるいはF、Clなどのハロゲン系のガスを用いたドライエッチングで行われる。
半絶縁性基板11のエッチングは、まず、第2開口13aの底に露出する部分、たとえば半絶縁性基板11面に垂直な点線d1で囲まれた範囲で始まる。その後、エッチングの進行によって半絶縁性基板11を貫通する第3開口11cが形成される。
このとき、図1(d)で説明したレジスト層14の場合と同様、マスク層13の第2テーパ領域13bでも、厚さの薄い内側から厚い外側へとエッチングが順に進み、第2開口13aの径が拡大する。したがって、半絶縁性基板11は、第2開口13aの径の拡大に伴って、第3開口11cの形成と並行して、第3開口11cのたとえば図示上方の内径が徐々に大きくなる。この場合、第3開口11cのたとえば図示上方、たとえば他方の面11b側に位置する部分がエッチングの進みが早くなる。このため、点線d2に示すように、たとえば半絶縁性基板11の他方の面11bに開口する開口の内径D1の方が、一方の面11aに開口する開口の内径D2よりも大きくなる。したがって、他方の面11bから一方の面11aに向って、たとえば内径が徐々に小さくなる第3テーパ領域11dを有する貫通穴11cが形成される。
次に、図1(f)に示すようにマスク層13を除去する。その後、蒸着あるいは電気メッキなどの方法で、半絶縁性基板11の他方の面12bおよび第3開口11cの内面11d、貫通穴11cに面する電極12の裏面に、Auなどの金属からなる導電層17を形成し、ビアホールが完成する。
このとき、電極12はビアホールを構成する貫通穴の開口を、たとえば塞いだ形になっている。また、半絶縁性基板11の他方の面12bに形成された導電層17は、たとえば接地導体として機能する。
上記の実施形態は、図1(e)の点線d2に示すように、第3開口11cはその深さ方向において全体がテーパ領域11dになっている。導電層17を確実に形成するためには、深さ方向の全体がテーパ領域になっていることが望ましい。しかし、第3開口11cの一部、たとえば他方の面11bから連続する貫通穴11cの図示上方の一部領域のみにテーパ領域も設ける構成にしてもよい。この場合、全体がテーパ領域になっている場合に比べると効果は小さいものの、導電層を確実に形成する効果が得られる。
また、第3開口11cの内面に導電層17を形成する場合、マスク層13を除去している。しかし、マスク層13を除去することなく、マスク層13の上から導電層17を形成することもできる。
ここで、半絶縁性基板11をエッチングする方法について図2の概略構造図を参照して説明する。図2は、図1に対応する部分には同じ符号を付し、重複する説明は一部省略する。
チャンバ21内のたとえば下方にカソード22が配置されている。カソード22の上方でカソード22と対向する位置にアノード23が配置されている。たとえばアノード23に高周波源24が接続され、カソード22は接地されている。そして、エッチングを行う半絶縁性基板11が、たとえばカソード22上に搭載される。また、チャンバ21の図示上方には、エッチングガスたとえばArガスあるいはF、Clなどハロゲン系元素を含むガスを供給する供給口25が設けられている。チャンバ21の図示下方には、チャンバ21内のガスを排出する排出口26が設けられている。
上記の構成で、供給口25からエッチングガスがチャンバ21内に送られる。エッチングガスは高周波源24が発生する高周波で励起され、たとえば加速されたイオンなどの作用で、半絶縁性基板11がエッチングされる。
上記した構成によれば、半絶縁性基板の貫通穴の内面にテーパ領域を設けている。この場合、貫通穴の一方の開口が大きくなり、また、貫通穴の内面の傾斜が導電層を形成する金属を受ける形になる。そのため、蒸着や電気メッキなどの方法で導電層を形成する場合、導電層が確実に形成され、段切れが防止される。
また、半絶縁性基板としてGaN基板あるいはSiC基板、サファイアダイヤモンド基板などを用いた場合、これらの物質は、貫通穴を形成するためにエッチングする際の反応性が乏しく、貫通穴の内面にテーパ領域を形成することが困難になっている。たとえばSiCは化学的エッチングが困難であるため、ドライエッチングなどスパッタ性の強い物理的なエッチングになる。したがって、貫通穴を形成する場合に、テーパ領域を形成することが難しく、垂直な貫通穴になりやすい。
しかし、Alなどからなるテーパ加工したマスク層を用いれば、GaN基板あるいはSiC基板などに対しても、貫通穴の内面にテーパ領域を容易に形成でき、段切れのないビアホールが得られる。
また、ビアホールを形成する貫通穴の一方の開口が大きくても、電極側の開口は小さくなっている。したがって、電極を大きくする必要がなく、回路の大形化が防止される。
本発明の実施形態を説明するための断面で示した工程図である。 本発明に係る半絶縁性基板のエッチング方法を説明する概略の構造図である。
符号の説明
11…半絶縁性基板
11a…半絶縁性基板の一方の面
11b…半絶縁性基板の他方の面
11c…貫通穴
11d…貫通穴のテーパ領域
12…電極
13…マスク層
14…レジスト層
15…マスクパターン
16…光源
17…導電層
D1、D2…貫通穴の内径

Claims (4)

  1. 一方の面に電極が形成された半絶縁性基板の他方の面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する第1工程と、前記マスク層上にレジスト層を形成する第2工程と、光が通る領域を設けたマスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第1開口を形成する第3工程と、第1開口を形成した前記レジスト層を加熱し、前記レジスト層の第1開口の周辺に第1開口側に向かって厚さが薄くなる第1テーパ領域を形成する第4工程と、この第4工程の後、前記レジスト層の第1開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の他方の面の一部が露出する第2開口を形成すると共に、前記第2開口の周辺に第2開口側に向かって厚さが薄くなる第2テーパ領域を形成する第5工程と、この第5工程の後、前記マスク層上に残った前記レジスト層を除去する第6工程と、この第6工程の後、前記第2開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の他方の面側に位置する部分の内径がこれよりも一方の面側に位置する部分の内径よりも大きい第3テーパ領域を有する貫通穴を形成する第7工程と、前記貫通穴の内面に導電層を形成する第8工程とからなる半導体装置の製造方法。
  2. マスク層の材料がアルミニウムである請求項1記載の半導体装置の製造方法。
  3. 半絶縁性基板がGaN基板またはSiC基板である請求項1記載の半導体装置の製造方法。
  4. 一方の面に電極が形成され、かつ一方の面から他方の面に貫通する貫通穴が形成されたGaNまたはSiCからなる半絶縁性基板と、前記貫通穴の内面に形成され、前記電極と電気的に接続する導電層とを具備した半導体装置において、前記貫通穴が、他方の面側に位置する部分の内径がこれよりも一方の面側に位置する部分の内径よりも大きいテーパ領域を有することを特徴とする半導体装置。
JP2006323751A 2006-11-30 2006-11-30 半導体装置の製造方法 Active JP5022683B2 (ja)

Priority Applications (8)

Application Number Priority Date Filing Date Title
JP2006323751A JP5022683B2 (ja) 2006-11-30 2006-11-30 半導体装置の製造方法
KR1020087027432A KR101069956B1 (ko) 2006-11-30 2007-11-28 반도체 장치 및 반도체 장치의 제조 방법
EP07832621.2A EP2088619B1 (en) 2006-11-30 2007-11-28 Semiconductor device manufacturing method
PCT/JP2007/072899 WO2008066059A1 (fr) 2006-11-30 2007-11-28 Dispositif semi-conducteur et procédé de fabrication de dispositif semi-conducteur
KR1020117014974A KR101156837B1 (ko) 2006-11-30 2007-11-28 반도체 장치
US12/300,793 US7749901B2 (en) 2006-11-30 2007-11-28 Method for forming a tapered via of a semiconductor device
TW096145409A TWI455202B (zh) 2006-11-30 2007-11-29 Semiconductor device and method for manufacturing semiconductor device
US12/813,541 US20100244202A1 (en) 2006-11-30 2010-06-11 Semiconductor device and fabrication method of the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006323751A JP5022683B2 (ja) 2006-11-30 2006-11-30 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2008140861A true JP2008140861A (ja) 2008-06-19
JP5022683B2 JP5022683B2 (ja) 2012-09-12

Family

ID=39467849

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006323751A Active JP5022683B2 (ja) 2006-11-30 2006-11-30 半導体装置の製造方法

Country Status (6)

Country Link
US (2) US7749901B2 (ja)
EP (1) EP2088619B1 (ja)
JP (1) JP5022683B2 (ja)
KR (2) KR101069956B1 (ja)
TW (1) TWI455202B (ja)
WO (1) WO2008066059A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033581A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置及びその製造方法
JP2012033720A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP2012033580A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置及びその製造方法
JP6265307B1 (ja) * 2017-03-24 2018-01-24 三菱電機株式会社 半導体装置の製造方法および半導体装置

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060912A (ja) * 2009-09-08 2011-03-24 Toshiba Corp 半導体装置
US8410580B2 (en) 2011-01-12 2013-04-02 Freescale Semiconductor Inc. Device having conductive substrate via with catch-pad etch-stop
KR20210034703A (ko) 2011-01-28 2021-03-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
EP2500938A1 (en) 2011-03-17 2012-09-19 Nxp B.V. Package for a semiconductor device, and a method of manufacturing such package
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8932913B2 (en) * 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
US8653558B2 (en) 2011-10-14 2014-02-18 Freescale Semiconductor, Inc. Semiconductor device and method of making
KR20140104778A (ko) 2013-02-21 2014-08-29 삼성전자주식회사 관통전극을 갖는 반도체 소자의 제조방법
JP5754452B2 (ja) * 2013-03-08 2015-07-29 富士通株式会社 半導体装置の製造方法
CN105097496B (zh) * 2014-05-16 2018-04-06 北京北方华创微电子装备有限公司 刻蚀的方法
KR102352237B1 (ko) 2014-10-23 2022-01-18 삼성전자주식회사 팬 아웃 웨이퍼 레벨 패키지의 제조 방법 및 그의 구조
MA44708A (fr) * 2016-12-06 2021-03-24 Infineon Technologies Ag Procédé de fabrication d'un dispositif à semi-conducteur nitrure du groupe iii avec un un trou d'interconnexion traversant le substrat
KR101897653B1 (ko) 2017-03-06 2018-09-12 엘비세미콘 주식회사 컴플라이언트 범프의 제조방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326064A (ja) * 1993-05-14 1994-11-25 Nec Corp 半導体装置及びその製造方法
JP2003530716A (ja) * 2000-04-11 2003-10-14 クリー インコーポレイテッド 炭化珪素においてビアを形成する方法、及び得られるデバイスと回路

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3986196A (en) * 1975-06-30 1976-10-12 Varian Associates Through-substrate source contact for microwave FET
US3986912A (en) * 1975-09-04 1976-10-19 International Business Machines Corporation Process for controlling the wall inclination of a plasma etched via hole
JPS6150347A (ja) * 1984-08-20 1986-03-12 Sanyo Electric Co Ltd コンタクトホ−ルの形成方法
JPS63207132A (ja) * 1987-02-24 1988-08-26 Oki Electric Ind Co Ltd 半導体装置の製造方法
EP0286855A1 (de) * 1987-04-15 1988-10-19 BBC Brown Boveri AG Verfahren zum Aetzen von Vertiefungen in ein Siliziumsubstrat
US4807022A (en) * 1987-05-01 1989-02-21 Raytheon Company Simultaneous formation of via hole and tub structures for GaAs monolithic microwave integrated circuits
US4992764A (en) * 1989-02-21 1991-02-12 Hittite Microwave Corporation High-power FET circuit
JPH07118619B2 (ja) 1989-04-27 1995-12-18 三菱電機株式会社 抵抗帰還型増幅器
JPH05102106A (ja) * 1991-10-03 1993-04-23 Oki Electric Ind Co Ltd 半導体装置の製造方法
AU4902897A (en) * 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US6081006A (en) * 1998-08-13 2000-06-27 Cisco Systems, Inc. Reduced size field effect transistor
JP2001028425A (ja) 1999-07-15 2001-01-30 Mitsubishi Electric Corp 半導体装置及びその製造方法
TW473843B (en) * 2000-03-03 2002-01-21 Matsushita Electric Industrial Co Ltd Semiconductor device
US6559048B1 (en) * 2001-05-30 2003-05-06 Lsi Logic Corporation Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning
CN100377353C (zh) * 2004-01-26 2008-03-26 雅马哈株式会社 半导体衬底
US7081408B2 (en) * 2004-10-28 2006-07-25 Intel Corporation Method of creating a tapered via using a receding mask and resulting structure
DE102005042072A1 (de) * 2005-06-01 2006-12-14 Forschungsverbund Berlin E.V. Verfahren zur Erzeugung von vertikalen elektrischen Kontaktverbindungen in Halbleiterwafern
US7462891B2 (en) * 2005-09-27 2008-12-09 Coldwatt, Inc. Semiconductor device having an interconnect with sloped walls and method of forming the same
JP2008098581A (ja) * 2006-10-16 2008-04-24 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06326064A (ja) * 1993-05-14 1994-11-25 Nec Corp 半導体装置及びその製造方法
JP2003530716A (ja) * 2000-04-11 2003-10-14 クリー インコーポレイテッド 炭化珪素においてビアを形成する方法、及び得られるデバイスと回路

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012033581A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置及びその製造方法
JP2012033580A (ja) * 2010-07-28 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置及びその製造方法
JP2012033720A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP6265307B1 (ja) * 2017-03-24 2018-01-24 三菱電機株式会社 半導体装置の製造方法および半導体装置
WO2018173275A1 (ja) * 2017-03-24 2018-09-27 三菱電機株式会社 半導体装置の製造方法および半導体装置
US11121034B2 (en) 2017-03-24 2021-09-14 Mitsubishi Electric Corporation Semiconductor device manufacturing method and semiconductor device

Also Published As

Publication number Publication date
KR101069956B1 (ko) 2011-10-04
EP2088619A1 (en) 2009-08-12
US7749901B2 (en) 2010-07-06
TWI455202B (zh) 2014-10-01
JP5022683B2 (ja) 2012-09-12
US20090146261A1 (en) 2009-06-11
WO2008066059A1 (fr) 2008-06-05
US20100244202A1 (en) 2010-09-30
KR20090028506A (ko) 2009-03-18
TW200837829A (en) 2008-09-16
KR101156837B1 (ko) 2012-06-18
KR20110088596A (ko) 2011-08-03
EP2088619A4 (en) 2011-10-26
EP2088619B1 (en) 2013-05-15

Similar Documents

Publication Publication Date Title
JP5022683B2 (ja) 半導体装置の製造方法
JP5123185B2 (ja) 半導体ウエハの貫通ホールめっき方法
JP5100185B2 (ja) 半導体装置およびその製造方法
US20160372373A1 (en) Method for producing waveguide substrate
US6025276A (en) Semiconductor processing methods of forming substrate features, including contact openings
CN107170679A (zh) 一种导电图形的制作方法、导电图形及显示基板
EP1531361A2 (en) Stencil mask and method of producing the same
KR20100023805A (ko) 전도성 비아 형성
TW200501321A (en) Method of manufacturing a semiconductor device and semiconductor device obtained by using such a method
JP6936965B2 (ja) 配線基板及びその製造方法
US20240107680A1 (en) Subtractive method for manufacturing circuit board with fine interconnect
US20030049926A1 (en) Method for manufacturing bit line
EP1531360A2 (en) Stencil mask and method of producing the same
JP7461437B1 (ja) 微細な相互接続を伴う回路基板を製造するためのサブトラクティブ方法
KR100569264B1 (ko) 전계방출 표시소자의 제조방법
KR102140001B1 (ko) 배선 기판의 가공 방법
KR100355606B1 (ko) 반도체소자의 콘택홀 형성방법
JPH05152435A (ja) 半導体装置の製造方法
US20050051764A1 (en) Anodizing process for improving electron emission in electronic devices
JPH11177030A (ja) 半導体装置およびその製造方法
KR20240050474A (ko) 인쇄 회로 기판 제조 공정 및 인쇄 회로 기판
KR100323694B1 (ko) 티형 게이트 제조방법
JP2000124564A (ja) 回路基板及びその作製方法
JPH09120949A (ja) 半導体装置のコンタクトホール形状制御方法
JPH06244278A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120228

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120427

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120618

R151 Written notification of patent or utility model registration

Ref document number: 5022683

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150622

Year of fee payment: 3