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JP2008140854A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】ストレッサー膜にスリットが発生することを防止できる構造を有する半導体装置を提供する。
【解決手段】Ｎ型ＭＩＳトランジスタは、ゲート絶縁膜１０２と、ゲート電極１０３と、第１のサイドウォールスペーサ１１２と、ソースドレイン領域１０７と、シリサイド層１０８と、第１のシリサイド層１０８上であって、第１のサイドウォールスペーサ１１２の側面と第１のシリサイド層１０８の上面とが交わる角部近傍に形成された第２のサイドウォールスペーサ１１３と、チャネル領域におけるゲート長方向に引張応力を印加するストレッサー膜１０９とを備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、ストレッサー膜にスリットが発生するのを抑制することでトランジスタの駆動力を向上させることが可能な構造を有する電界効果型トランジスタ及びその製造方法に関するものである。
半導体装置のデザインルールの縮小に伴い、回路の集積度は飛躍的に向上し、１チップ上に１億個以上のトランジスタを搭載することも可能となっている。このようなチップを実現するためには、数十ナノメートルオーダーの加工精度が要求されるリソグラフィ、エッチング等の超微細加工技術の進展だけでなく、微細なトランジスタを形成した場合においても電流の絶対量を確保するために、トランジスタの高駆動力化も強く求められている。
トランジスタの駆動力を向上させる手法の一つとして、チャネル部への応力印加が近年注目を集めている。これは、基板であるシリコンに応力を加えることで、そのバンド構造を変化させ、キャリア移動度を向上させる手法である。従来からの研究により、ｎチャネルＭＩＳ（Metal Insulator Semiconductor）トランジスタ（ＮＭＩＳ）の移動度を向上させるには、チャネル部におけるゲート長方向に引張応力を加えることが有効であることが分かっている。一方、ｐチャネルＭＩＳトランジスタ（ＰＭＩＳ）に対しては、チャネル部におけるゲート長方向に圧縮応力を加えることが有効である。
チャネル部に応力を印加する手法として、ストレッサー膜を用いた方法が提案されている（例えば、特許文献１参照）。
図１０（ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
まず、図１０（ａ）に示すように、半導体基板５０１に活性領域５００を形成した後に、該活性領域５００上にゲート絶縁膜５０２を介してゲート電極５０３を形成する。続いて、活性領域５００におけるゲート電極５０３の両側方の領域に接合深さが浅いｎ型ソースドレイン領域５０４を形成する。
次に、ゲート電極５０３及びゲート絶縁膜５０２の側面並びに活性領域５００上に断面形状がＬ字状の絶縁膜５０５を形成した後に、該Ｌ字状の絶縁膜５０５の内側表面上にサイドウォール５０６を形成する。なお、Ｌ字状の絶縁膜５０５及びサイドウォール５０６によってサイドウォールスペーサ５２１が構成されている。続いて、活性領域５００におけるサイドウォールスペーサ５２１の外側方の領域に、接合深さが深いｎ型ソースドレイン領域５０７を形成する。その後、ゲート電極５０３及びｎ型ソースドレイン領域５０７の上に、シリサイド層５０８を形成する。
次に、図１０（ｂ）に示すように、半導体基板５０１上に、ゲート電極５０３及びサイドウォールスペーサ５２１を覆うように、シリコン窒化膜からなるストレッサー膜５０９ａを堆積する。ここで、堆積直後のストレッサー膜５０９ａの膜ストレスは非常に小さいため、当該工程において、チャネル領域におけるゲート長方向には引張応力はほとんど加わらない。
次に、図１０（ｃ）に示すように、紫外線照射５１０を行うことにより、ストレッサー膜５０９ａを収縮させて、チャネル領域におけるゲート長方向に大きな引張応力を印加するストレッサー膜５０９が形成される。その後、図示していないが、ストレッサー膜５０９の上に層間絶縁膜を形成する。
以上の工程により、膜ストレスの大きなストレッサー膜を形成することにより、ＮＭＩＳトランジスタのチャネル領域におけるゲート長方向に引張応力が印加されて、ＮＭＩＳ０トランジスタの駆動力が向上する。
また、以下の非特許文献１によると、ＮＭＩＳトランジスタの駆動力はストレッサー膜の膜厚に依存することが分かっており、窒化膜からなるストレッサー膜の膜厚を８０ｎｍに厚膜化することにより、ＮＭＩＳトランジスタの駆動力が１２％向上することが分かっている。つまり、ＮＮＭＩＳトランジスタの駆動力を向上させるには、引張応力の大きな材料でストレッサー膜を形成し、その膜厚を可能な限り厚くすることが有効であると言える。
特開２００３−６００７６号公報 K.Mistry et al., Symp.on VLSI Tech., Digest of Tech. Papers pp.50-51 (2004)
しかしながら、上記従来の半導体装置の製造方法によると、形成したストレッサー膜５０９には、図１０（ｃ）に示す領域１０Ａ内にてスリットが形成されることが判明した。これは、図１０（ｃ）における紫外線照射５１０による膜収縮工程において、ストレッサー膜５０９はサイドウォールスペーサ５２１及びシリサイド層５０８上の領域で収縮するが、その収縮する力はサイドウォールスペーサ５２１の側面と半導体基板５０１上のシリサイド層５０８との境界付近で大きな力となり、領域１０Ａにおいてスリットが形成されると考えられる。このように、スリット付きのストレッサー膜５０９が形成されると、チャネル領域のゲート長方向に印加する引張応力を大きくする目的でストレッサー膜を厚膜化したところで、ＮＭＩＳトランジスタの駆動力が増大しないという問題があった。
前記に鑑み、本発明の目的は、ストレッサー膜にスリットが発生することを防止できる構造を有する半導体装置及びその製造方法を提供するものである。これにより、ストレッサー膜の厚膜化により、チャネル領域のゲート長方向に印加する引張応力を大きくできるため、駆動力に優れたＮＭＩＳトランジスタを実現できる。
前記の目的を達成するために、本発明の一側面に係る半導体装置は、半導体基板における第１の活性領域上に形成されたＮＭＩＳトランジスタを有する半導体装置であって、第１のＮＭＩＳトランジスタは、第１の活性領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート絶縁膜及び第１のゲート電極の側面に形成された第１の側壁絶縁膜と、第１の活性領域における第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、第１のソースドレイン領域における上層に形成された第１のシリサイド層と、第１のシリサイド層上であって、第１の側壁絶縁膜の側面と第１のシリサイド層の上面とが交わる角部近傍に形成された第２の側壁絶縁膜と、第１のゲート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜とを備える。
本発明の一側面に係る半導体装置によると、第１の側壁絶縁膜の側面と第１のシリサイド層の上面とが交わる角部付近には、第２の側壁絶縁膜が形成されているため、当該角部付近において、第１のストレッサー膜の下地となる膜の形状は第２の側壁絶縁膜の側面形状であって滑らかである。このように、第１のストレッサー膜は第１の側壁絶縁膜の側面の急峻な領域（応力が集中する領域）上には形成されないため、第１のストレッサー膜にスリットが形成されない。したがって、膜ストレスの大きな第１のストレッサー膜を厚く形成する場合においても、当該第１のストレッサー膜中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きな第１のストレッサー膜を厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。
本発明の一側面に係る半導体装置において、第２の側壁絶縁膜の高さは、第１の側壁絶縁膜の高さよりも低い。
本発明の一側面に係る半導体装置において、第１の側壁絶縁膜の少なくとも側面における材料と第２の側壁絶縁膜の材料とは異なっていることが好ましい。
このようにすると、第２の側壁絶縁膜を形成する際に、第１の側壁絶縁膜が膜減りすることを抑制できる。このため、コンタクトリーク電流の増大に代表される、第１の側壁絶縁膜の形状の変化に伴って生じ得る不具合を防止することが可能となる。
本発明の一側面に係る半導体装置において、第１の側壁絶縁膜は、第１のゲート電極の側面に接して形成された断面形状Ｌ字状の第１の絶縁膜と、第１の絶縁膜の内側表面に形成された第１のサイドウォールとからなることが好ましい。
このように、断面形状Ｌ字状の第１の絶縁膜を備えた第１の側壁絶縁膜の側面の底部が急峻であってスリットが本来形成されやすい構成において、本発明はより有効である。
本発明の一側面に係る半導体装置において、第１のストレッサー膜は、シリコン窒化膜又は水素含有シリコン窒化膜からなることが好ましい。
本発明の一側面に係る半導体装置において、第１のストレッサー膜には、第１の側壁絶縁膜の側面と第１のシリサイド層の上面とが交わる角部近傍において、スリットが形成されていない。
本発明の一側面に係る半導体装置において、半導体基板における第１の活性領域とは異なる第２の活性領域に形成されたＰＭＩＳトランジスタをさらに備え、ＰＭＩＳトランジスタは、第２の活性領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート絶縁膜及び第２のゲート電極の側面に形成された第３の側壁絶縁膜と、第２の活性領域における第３の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、第２のソースドレイン領域における上層に形成された第２のシリサイド層と、第２のゲート電極及び第３の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に圧縮応力を印加する第２のストレッサー膜とを備える。
このように、第２の活性領域に対しては、第１の活性領域における第２の側壁絶縁膜に相当する側壁絶縁膜が存在しないため、集積回路中において、ゲート電極とゲート電極との間隔を狭めることが可能となり、集積度の向上に寄与することができる。また、ＰＭＩＳトランジスタでは、第２のストレッサー膜が圧縮応力を持つため、第２のストレッサー膜を厚膜化してもスリットが発生する懸念は無い。
本発明の一側面に係る半導体装置において、第２の側壁絶縁膜と第２のストレッサー膜は、同一の絶縁膜からなる。
本発明の一側面に係る半導体装置において、第３の側壁絶縁膜の側面と第２のシリサイド層の上面とが交わる角部近傍には、側壁絶縁膜が形成されていない。
本発明の一側面に係る半導体装置の製造方法は、半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート絶縁膜及び第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、第１の活性領域における第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、第１のソースドレイン領域における上層に第１のシリサイド層を形成する工程（ｅ）と、第１の活性領域上に、第１のシリサイド層、第１のゲート電極及び第１の側壁絶縁膜を覆うように、第２の側壁絶縁膜用堆積膜を形成する工程（ｆ）と、第２の側壁絶縁膜用堆積膜をエッチングすることにより、第１のシリサイド層上であって、第１の側壁絶縁膜の側面と第１のシリサイド層の上面とが交わる角部近傍に、第２の側壁絶縁膜を形成する工程（ｇ）と、第１の活性領域上に、第１のシリサイド層、第１のゲート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜を形成する工程（ｈ）とを備える。
本発明の一側面に係る半導体装置の製造方法によると、第１の側壁絶縁膜の側面と第１のシリサイド層の上面とが交わる角部付近に、第２の側壁絶縁膜を形成するため、当該角部付近において、第１のストレッサー膜の下地となる膜の形状は第２の側壁絶縁膜の側面形状であって滑らかである。このように、第１のストレッサー膜は第１の側壁絶縁膜の側面の急峻な領域（応力が集中する領域）上には形成されないため、第１のストレッサー膜にスリットが形成されない。したがって、膜ストレスの大きな第１のストレッサー膜を厚く形成する場合においても、当該第１のストレッサー膜中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きな第１のストレッサー膜を厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。また、第２の側壁絶縁膜を第１のシリサイド層形成後に行うため、第１のシリサイド層の形状が変化しないため、接合リーク電流の増大に代表されるシリサイド起因の特性劣化は発生しない。
本発明の一側面に係る半導体装置の製造方法において、第１の側壁絶縁膜の少なくとも側面における材料と第２の側壁絶縁膜用堆積膜の材料とは異なっていることが好ましい。
このようにすると、第２の側壁絶縁膜を形成する際に、第１の側壁絶縁膜が膜減りすることを抑制できる。このため、コンタクトリーク電流の増大に代表される、第１の側壁絶縁膜の形状の変化に伴って生じ得る不具合を防止することが可能となる。
本発明の一側面に係る半導体装置の製造方法において、工程（ｃ）は、第１のゲート電極の側面に接する断面形状Ｌ字状の第１の絶縁膜を形成すると共に、第１の絶縁膜の内側表面に第１のサイドウォールを形成することにより、第１の側壁絶縁膜を形成する工程を含むことが好ましい。
このように、断面形状Ｌ字状の第１の絶縁膜を備えた第１の側壁絶縁膜の側面の底部が急峻であってスリットが本来形成されやすい構成において、本発明はより有効である。
本発明の一側面に係る半導体装置の製造方法において、工程（ｈ）は、第１の活性領域上に、第１のシリサイド層、第１のゲート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、プラズマＣＶＤ法を用いてシリコン窒化膜又は水素含有シリコン窒化膜を堆積した後に、紫外線照射を行うことにより、第１のストレッサー膜を形成する工程を含む。
本発明の一側面に係る半導体装置の製造方法において、工程（ｈ）は、第１の活性領域上に、第１のシリサイド層、第１のゲート電極、第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、プラズマＣＶＤ法を用いてシリコン窒化膜又は水素含有シリコン窒化膜を堆積した後に、熱アニールを行うことにより、第１のストレッサー膜を形成する工程を含む。
本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、半導体基板における第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート絶縁膜及び第２のゲート電極の側面に第３の側壁絶縁膜を形成する工程を含み、工程（ｄ）は、第２の活性領域における第３の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程を含み、工程（ｅ）は、第２のソースドレイン領域における上層に第２のシリサイド層を形成する工程を含み、工程（ｆ）は、第２の側壁絶縁膜用堆積膜を、第２の活性領域上に、第２のシリサイド層、第２のゲート電極及び第３の側壁絶縁膜も覆うように形成する工程を含み、 工程（ｇ）は、第２の活性領域をマスクするレジストパターンを用いて、第２の側壁絶縁膜用堆積膜をエッチングすることにより、第２のシリサイド層、第２のゲート電極、及び第３の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に圧縮応力を印加する第２のストレッサー膜を形成する工程を含む。
このように、第２の活性領域に対しては、第１の活性領域における第２の側壁絶縁膜に相当する側壁絶縁膜を形成しないため、集積回路中において、ゲート電極とゲート電極との間隔を狭めることが可能となり、集積度の向上に寄与することができる。また、第２の活性領域における第２のストレッサー膜は圧縮応力を持つため、第２のストレッサー膜を厚膜化してもスリットが発生する懸念は無い。
本発明によると、ストレッサー膜にスリットが発生することを防止できる構造を有する半導体装置及びその製造方法を実現できる。これにより、ストレッサー膜の厚膜化により、チャネル領域のゲート長方向に印加する引張応力を大きくできるため、駆動力に優れたＮＭＩＳトランジスタを実現できる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の構造について図面を参照しながら説明する。
図１は、本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。
図１に示すように、例えばシリコンからなる半導体基板１０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された活性領域１００が形成されており、該活性領域１００上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜１０２を介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍのシリサイド層１０８を有する膜厚約１１０ｎｍのゲート電極１０３が形成されている。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。活性領域１００におけるゲート電極１０３の両側方の領域には、例えばヒ素やリンなどのｎ型不純物が注入された接合深さがｎ型の浅いソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）１０４が形成されている。
また、シリサイド層１０８、ゲート電極１０３及びゲート絶縁膜１０２の側面並びに活性領域１００上には、例えばＳｉＯ２からなる膜厚約２０ｎｍの断面形状がＬ字状の絶縁膜１０５が形成されており、該Ｌ字状の絶縁膜１０５の内側表面上には、底部の幅約５０ｎｍのサイドウォール１０６が形成されている。Ｌ字状の絶縁膜１０５及びサイドウォール１０６によって第１のサイドウォールスペーサ（側壁絶縁膜）１１２が構成されている。また、活性領域１００における第１のサイドウォールスペーサ１１２の外側方の領域には、上層に膜厚約２０ｎｍのシリサイド層１０８を有し、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが深いｎ型の深いソースドレイン領域１０７が形成されている。
また、深いソースドレイン領域１０７上のシリサイド層１０８の上面と第１のサイドウォールスペーサ１１２の側面とが交わる角部近傍には、高さが１０ｎｍで幅が１０ｎｍ程度の第２のサイドウォールスペーサ（側壁絶縁膜）１１３が形成されている。ここで、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の材料とは異なっていることが好ましい。例えば、第２のサイドウォールスペーサ１１３の材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いる場合には、サイドウォール１０６の材料として例えばＳｉＯ２のシリコン酸化膜を用いることが望ましく、また、第２のサイドウォールスペーサ１１３の材料として例えばＳｉＯ２のシリコン酸化膜を用いる場合には、サイドウォール１０６の材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いることが望ましい。なお、第２のサイドウォールスペーサ１１３及びサイドウォール１０６は、互いの表面（少なくとも側面）の材料が異なるように、例えばＳｉＯ２とＳｉ３Ｎ４からなる積層膜で構成することもできる。つまり、ここでは、第２のサイドウォールスペーサ１１３の少なくとも側面の材料とサイドウォール１０６の少なくとも側面の材料とが異なればよく、その材料も上述した材料に限定されるものではない。
また、半導体基板１０１上には、第２のサイドウォールスペーサ１１３、ゲート電極１０３及び第１のサイドウォールスペーサ１１２を覆うように、チャネル領域におけるゲート長方向に引張応力を与える応力絶縁膜であるシリコン窒化膜からなるストレッサー膜１０９が形成されている。ここで、ストレッサー膜１０９には、ｎ型ソースドレイン領域１０７上のシリサイド層１０８の上面と第１のサイドウォールスペーサ１１２の側面とが交わる角部近傍においてスリットが形成されていない。また、ストレッサー膜１０９は膜厚約３０ｎｍで１．７ＧＰａの引張応力を有している。さらに、ストレッサー膜１０９上には、例えばＴＥＯＳ（tetraethylorthosilicate）膜に代表されるシリコン酸化膜からなり、表面が平坦化された膜厚約３５０ｎｍの層間絶縁膜１１０が形成されている。
このように、本発明の第１の実施形態に係る半導体装置によると、第１のサイドウォールスペーサ１１２の側面とシリサイド層１０８の上面とが交わる角部付近には、第２のサイドウォールスペーサ１１３が形成されているため、当該角部付近において、ストレッサー膜１０９の下地となる膜の形状は第２のサイドウォールスペーサ１１３の側面形状であって滑らかである。このように、ストレッサー膜１０９は第１のサイドウォールスペーサ１１２の側面の急峻な領域上には形成されないため、ストレッサー膜１０９にスリットが形成されない。したがって、膜ストレスの大きなストレッサー膜１０９を厚く形成する場合においても、当該ストレッサー膜１０９中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きなストレッサー膜１０９を厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。
さらに、本発明の第１の実施形態に係る半導体装置では、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の少なくとも側面の材料とは異なる材料で形成されているため、第２のサイドウォールスペーサ１１３を形成する際に、サイドウォール１０６が膜減りすることを抑制できる。このため、コンタクトリーク電流の増大に代表される、サイドウォール１０６の形状の変化に伴って生じ得る不具合を防止することが可能となる。
但し、本実施形態では、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の少なくとも側面の材料とが異なる材料である場合に限定されるものではない。つまり、本実施形態において、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の少なくとも側面の材料とが同じ材料からなる場合であってもよく、この場合、第２のサイドウォールスペーサ１１３を設けたことでストレッサー膜１０９にスリットが形成されることを同様に防止できる。
以下に、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図２（ａ）及び（ｂ）、図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。
まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１における、例えばＳＴＩ（shallow trench isolation）法等を用いて選択的に形成した素子分離領域（図示せず）によって囲まれた領域に、イオン注入法により、ｐウェル（図示せず）を形成することによって活性領域１００を形成する。続いて、活性領域１００上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍのゲート絶縁膜形成膜を形成した後に、例えばポリシリコンからなる膜厚約１２０ｎｍのゲート電極形成膜を形成する。続いて、リソグラフィ及びドライエッチング技術を用いて、ゲート絶縁膜形成膜よりなるゲート絶縁膜１０２及びゲート電極形成膜よりなるゲート電極１０３を形成する。なお、ゲート電極１０３のゲート長は約５０ｎｍとしている。
続いて、ゲート電極１０３をマスクにして活性領域１００に対して、例えば注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０１４／ｃｍ２である条件下で、例えばヒ素やリンなどのｎ型不純物のイオン注入を行うことにより接合深さが浅いｎ型の浅いソースドレイン領域１０４を形成する。
続いて、ゲート電極１０３を覆うように、半導体基板１０１上の全面に例えばＳｉＯ２のシリコン酸化膜からなる膜厚約２０ｎｍの第１の絶縁膜及び例えばＳｉＯ２のシリコン酸化膜からなる膜厚約５０ｎｍの第２の絶縁膜を順次形成した後、第２の絶縁膜及び第１の絶縁膜を順次エッチバックすることにより、ゲート絶縁膜１０２及びゲート電極１０３の側面上には、第１の絶縁膜からなる断面形状がＬ字状の絶縁膜１０５と、該Ｌ字状の絶縁膜１０５の内側表面を覆うように形成された第２の絶縁膜からなるサイドウォール１０６が形成される。このように、Ｌ字状の絶縁膜１０５及びサイドウォール１０６によって第１のサイドウォールスペーサ（側壁絶縁膜）１１２が構成されている。
続いて、ゲート電極１０３及び第１のサイドウォールスペーサ１１２をマスクに用いて、活性領域１００における第１のサイドウォールスペーサ１１２の外側方の領域に、例えば注入エネルギーが１０ｋｅＶであって且つ注入ドーズ量が１０１５／ｃｍ２である条件下で、例えばヒ素やリンなどのｎ型不純物のイオン注入を行うことにより、接合深さが深いｎ型の深いソースドレイン領域１０７を形成する。
続いて、半導体基板１０１上の全面に、例えばコバルト又はニッケル等の金属膜を１０ｎｍ程度堆積した後に、熱処理を加えてシリコンと金属膜の金属とを反応させることにより、第１のサイドウォールスペーサ１１２の外側の深いソースドレイン領域１０７の表面に例えばＮｉＳｉからなるシリサイド層１０８を形成すると共に、ゲート電極１０３の上層にもシリサイド層１０８を形成する。このとき、ゲート電極１０３は上部の１０ｎｍ程度がシリサイド化されるため、シリサイド層１０８形成後の膜厚は、約１１０ｎｍ程度となる。
次に、図２（ｂ）に示すように、半導体基板１０１の全面に、ゲート電極１０３及び第１のサイドウォールスペーサ１１２を覆うように、例えばＳｉ３Ｎ４のシリコン窒化膜からなり膜厚約１０ｎｍの第２のサイドウォールスペーサ用堆積膜１１３ａを形成する。
次に、図３（ａ）に示すように、半導体基板１０１の全面に対して、シリコン窒化膜のシリコン酸化膜に対するエッチング選択比が高くなる条件下で、エッチング１１４を行う。これにより、高さ１０ｎｍで幅１０ｎｍ程度の大きさを持つ第２のサイドウォールスペーサ（側壁絶縁膜）１１３が形成される。
ここで、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の材料とが異なっていることが好ましい。上述では、第２のサイドウォールスペーサ１１３の材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いると共に、サイドウォール１０６の材料として例えばＳｉＯ２のシリコン酸化膜を用いた場合について説明したが、第２のサイドウォールスペーサ１１３の材料として例えばＳｉＯ２のシリコン酸化膜を用いると共に、サイドウォール１０６の材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いてもよく、この場合は、エッチングによって第２のサイドウォールスペーサ１１３を形成する際、シリコン酸化膜のシリコン窒化膜に対するエッチング選択比が高くなる条件下で行えばよい。なお、第２のサイドウォールスペーサ１１３及びサイドウォール１０６は、互いの少なくとも側面の材料が異なるように、例えばＳｉＯ２とＳｉ３Ｎ４からなる積層膜で構成することもできる。つまり、ここでは、第２のサイドウォールスペーサ１１３の少なくとも側面の材料とサイドウォール１０６の少なくとも側面の材料とが異なればよく、その材料も上述した材料に限定されるものではない。なお、第２のサイドウォールスペーサ１１３の少なくとも側面の材料とＬ字状の絶縁膜１０５の材料として同じ材料を用いた場合には、Ｌ字状の絶縁膜１０５の上部の一部は、第２のサイドウォールスペーサ１１３形成時にエッチング除去されることになる。
次に、図３（ｂ）に示すように、プラズマＣＶＤ（chemical vapor deposition）法を用いて、２５０℃以上であって且つ４５０℃以下の堆積温度にて、半導体基板１０１上の全面に、ゲート電極１０３、第１のサイドウォールスペーサ１１２及び第２のサイドウォールスペーサ１１３を覆うように、ストレッサー膜１０９ａを形成する。ここで、ストレッサー形成用膜１０９ａは、水素を含んだシリコン窒化膜で形成され、膜厚は３５ｎｍ程度であり、０．３ＧＰａ程度の引張応力（室温時に生じる応力）を有している。
次に、図４（ａ）に示すように、半導体基板１０１の全面に向かって紫外線照射１１５を行う。ここでの紫外線照射は、波長１５０〜４００ｎｍ程度の紫外線を用い、４５０℃のステージ上に半導体ウェハを設置し、窒素ガス雰囲気中で３０分間の照射を行う。このようにすると、ストレッサー膜１０９ａに含まれていた水素原子が脱離して膜収縮が生じる。その結果、膜厚３０ｎｍで１．７ＧＰａ程度の引張応力を有するシリコン窒化膜からなるストレッサー膜１０９が形成される。なお、紫外線照射の代わりに、４５０℃〜６００℃の温度範囲で熱アニールを行うことにより、ストレッサー膜１０９ａの膜収縮を行ってもよい。
次に、図４（ｂ）に示すように、ストレッサー膜１０９の全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰ（chemical mechanical polishing）を用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する層間絶縁膜１１０を形成する。
このように、本発明の第１の実施形態に係る半導体装置の製造方法によると、第１のサイドウォールスペーサ１１２の側面とシリサイド層１０８の上面とが交わる角部付近に、第２のサイドウォールスペーサ１１３を形成するため、当該角部付近において、ストレッサー膜１０９はその下地となる第２のサイドウォールスペーサ１１３の滑らかな形状の側面の上に形成される。このように、ストレッサー膜１０９は第１のサイドウォールスペーサ１１２の側面の急峻な領域上には形成されないため、ストレッサー膜１０９にスリットが形成されない。したがって、膜ストレスの大きなストレッサー膜１０９を厚く形成する場合においても、当該ストレッサー膜１０９中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きなストレッサー膜１０９を厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。また、第２のサイドウォールスペーサ１１３をシリサイド層１０８の形成後に行うため、シリサイド層１０８の形状が変化しないため、接合リーク電流の増大に代表されるシリサイド起因の特性劣化は発生しない。
さらに、本発明の第１の実施形態に係る半導体装置の製造方法では、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の少なくとも側面の材料とは異なる材料で形成されているため、第２のサイドウォールスペーサ１１３を形成する際に、サイドウォール１０６が膜減りすることを抑制できる。このため、コンタクトリーク電流の増大に代表される、サイドウォール１０６の形状の変化に伴って生じ得る不具合を防止することが可能となる。
但し、本実施形態では、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の少なくとも側面の材料とが異なる材料である場合に限定されるものではない。つまり、本実施形態において、第２のサイドウォールスペーサ１１３の材料とサイドウォール１０６の側面の材料とが同じ材料からなる場合であってもよく、この場合、第２のサイドウォールスペーサ１１３を設けたことでストレッサー膜１０９にスリットが形成されることを同様に防止できる。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の構造について図面を参照しながら説明する。
図５は、本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。
図５に示すＮＭＩＳトランジスタが形成されるＮＭＩＳ領域Ａにおいて、例えばシリコンからなる半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｐウェル（図示せず）が形成された第１の活性領域２００ａが形成されている。第１の活性領域２００ａ上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍの第１のゲート絶縁膜２０２ａを介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍの第１のシリサイド層２０８ａを有する膜厚約１１０ｎｍの第１のゲート電極２０３ａが形成されている。なお、ゲート電極２０３ａのゲート長は約５０ｎｍとしている。
第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域には、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが浅いｎ型の第１の浅いソースドレイン領域（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）２０４ａが形成されている。また、第１のシリサイド層２０８ａ、第１のゲート電極２０３ａ及び第１のゲート絶縁膜２０２ａの側面並びに第１の活性領域２００ａ上には、例えばＳｉＯ２からなる膜厚約２０ｎｍの断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａが形成されており、該第１のＬ字状絶縁膜２０５ａの内側表面上には、底部の幅約５０ｎｍの第１のサイドウォール２０６ａが形成されている。第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ（側壁絶縁膜）２１８ａが構成されている。また、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域には、上層に膜厚約２０ｎｍの第１のシリサイド層２０８ａを有し、例えばヒ素やリンなどのｎ型不純物が注入された接合深さが深いｎ型の第１の深いソースドレイン領域２０７ａが形成されている。
また、第１の深いソースドレイン領域２０７ａ上の第１のシリサイド層２０８ａの表面と第１のサイドウォールスペーサ２１８ａの側面とが交わる角部近傍には、高さが１０ｎｍで幅が１０ｎｍ程度の第３のサイドウォールスペーサ（側壁絶縁膜）２１３が形成されている。ここで、第３のサイドウォールスペーサ２１３の材料と第１のサイドウォール２０６ａの材料とは異なっていることが好ましい。例えば、第３のサイドウォールスペーサ２１３の材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いる場合には、第１のサイドウォール２０６ａの材料として例えばＳｉＯ２のシリコン酸化膜を用いることが望ましく、また、第３のサイドウォールスペーサ２１３の材料として例えばＳｉＯ２のシリコン酸化膜を用いる場合には、第１のサイドウォール２０６ａの材料として例えばＳｉ３Ｎ４のシリコン窒化膜を用いることが望ましい。なお、第３のサイドウォールスペーサ２１３及び第１のサイドウォール２０６ａは、互いの側面の材料が異なるように、例えばＳｉＯ２とＳｉ３Ｎ４からなる積層膜で構成することもできる。つまり、ここでは、第３のサイドウォールスペーサ２１３の少なくとも側面の材料と第１のサイドウォール２０６ａの少なくとも側面の材料とが異なればよく、その材料も上述した材料に限定されるものではない。
また、半導体基板２０１上には、第１のゲート電極２０３ａ、第１のサイドウォールスペーサ２１８ａ及び第３のサイドウォールスペーサ２１３を覆うように、チャネル領域におけるゲート長方向に引張応力を与える応力絶縁膜であるシリコン窒化膜からなる第１のストレッサー膜２０９ａが形成されている。ここで、第１のストレッサー膜２０９ａは、３０ｎｍの膜厚を有しており、１．７ＧＰａの引張応力を有している。さらに、第１のストレッサー膜２０９ａ上には第１の層間絶縁膜２１０ａが形成されている。
一方、図５に示すＰＭＩＳトランジスタが形成されるＰＭＩＳ領域Ｂにおいて、半導体基板２０１には、図示しない素子分離領域によって囲まれ、ｎウェル（図示せず）が形成された第２の活性領域２００ｂが形成されている。第２の活性領域２００ｂ上には、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍの第２のゲート絶縁膜２０２ｂを介して、上層に例えばＮｉＳｉからなる膜厚約２０ｎｍの第２のシリサイド層２０８ｂを有する膜厚約１１０ｎｍの第２のゲート電極２０３ｂが形成されている。第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域には、例えばボロン又はインジウムなどのｐ型不純物が注入された接合深さが浅いｐ型の第２の浅いソースドレイン領域（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）２０４ｂが形成されている。また、第２のシリサイド層２０８ｂ、第２のゲート電極２０３ｂ及び第２のゲート絶縁膜２０２ｂの側面並びに第２の活性領域２００ｂ上には、例えばＳｉＯ２からなる膜厚約２０ｎｍの断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂが形成されており、該第２のＬ字状絶縁膜２０５ｂの内側表面上には、底部の幅約５０ｎｍの第２のサイドウォール２０６ｂが形成されている。第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ（側壁絶縁膜）２１８ｂが構成されている。なお、第２のサイドウォール２０６ａは積層膜で構成してもよい。また、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域には、上層に膜厚約２０ｎｍの第２のシリサイド層２０８ｂを有し、ｐ型不純物が注入された接合深さが深いｐ型の第２の深いソースドレイン領域２０７ｂが形成されている。
また、半導体基板２０１上には、上述の第１のストレッサー膜２０９ａと一体的に連続して形成され、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂを覆うように、チャネル領域におけるゲート長方向に圧縮応力を与える応力絶縁膜であるシリコン窒化膜からなる第２のストレッサー膜２０９ｂが形成されている。ここで、第２のストレッサー膜２０９ｂは、３０ｎｍの膜厚を有しており、２．０ＧＰａの圧縮応力を有している。さらに、第２のストレッサー膜２０９ｂ上には、上述した第１の層間絶縁膜２１０ａと一体的に連続して形成された第２の層間絶縁膜２１０ｂが形成されている。なお、ＰＭＩＳ領域Ｂでは、ＮＭＩＳ領域Ａにおける第３のサイドウォールスペーサ２１３に相当するサイドウォールスペーサは形成されていない。
このように、本発明の第２の実施形態に係る半導体装置によると、ＮＭＩＳ領域Ａにおいては、第１のサイドウォールスペーサ２１８ａの側面と第１のシリサイド層２０８ａの上面とが交わる角部付近には、第３のサイドウォールスペーサ２１３が形成されているため、当該角部付近において、第１のストレッサー膜２０９ａの下地となる膜の形状は第３のサイドウォールスペーサ２１３の側面形状であって滑らかである。このように、第１のストレッサー膜２０９ａは第１のサイドウォールスペーサ２１８ａの側面の急峻な領域上には形成されないため、第１のストレッサー膜２０９ａにスリットが形成されない。したがって、膜ストレスの大きな第１のストレッサー膜２０９ａ及び第２のストレッサー膜２０９ｂを厚く形成する場合においても、当該第１のストレッサー膜２０９ａ中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きな第１のストレッサー膜２０９ａを厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。
一方、ＰＭＩＳ領域Ｂにおいては、第２のストレッサー膜２０９ｂが圧縮応力を持つため、第２のストレッサー膜２０９ｂを厚膜化してもスリットが発生する懸念は無い。また、ＰＭＩＳ領域Ｂに対しては、ＮＭＩＳ領域Ａにおける第３のサイドウォールスペーサ２１３に相当するサイドウォールスペーサが存在しないため、集積回路中において、ゲート電極とゲート電極との間隔を狭めることが可能となり、集積度の向上に寄与することができる。
以上説明したように、本発明の第２の実施形態に係る半導体装置によると、ＮＭＩＳ領域Ａ及びＰＭＩＳ領域Ｂのそれぞれに適した構造を持つトランジスタを備えたことで、ＮＭＩＳトランジスタの駆動力を向上させることができると共にＣＭＯＳ回路全体の集積度の向上を図ることができる。
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図６（ａ）及び（ｂ）〜図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。
まず、図６（ａ）に示すように、半導体基板２０１における素子分離領域（図示せず）によって囲まれた領域に、所定のマスクを用い、ｐ型不純物をイオン注入することにより、ｐウェル（図示せず）を選択的に形成することにより、ＮＭＩＳ領域Ａに第１の活性領域２００ａを形成すると共に、所定のマスクを用い、ｎ型不純物をイオン注入することにより、ｎウェル（図示せず）を選択的に形成することにより、ＰＭＩＳ領域Ｂに第２の活性領域２００ｂを形成する。続いて、第１の活性領域２００ａ上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍの第１のゲート絶縁膜２０２ａ及び例えばポリシリコンからなる膜厚約１２０ｎｍの第１のゲート電極２０３ａを形成すると共に、第２の活性領域２００ｂ上に、例えばＳｉＯＮ系の膜からなる膜厚約２ｎｍの第２のゲート絶縁膜２０２ｂ及び例えばポリシリコンからなる膜厚約１２０ｎｍの第２のゲート電極２０３ｂを形成する。
続いて、第１のゲート電極２０３ａをマスクに用いて、ｎ型不純物をイオン注入することより、第１の活性領域２００ａにおける第１のゲート電極２０３ａの両側方の領域に、接合深さが浅いｎ型の第１の浅いソースドレイン領域２０４ａを形成すると共に、第２のゲート電極２０３ｂをマスクに用いて、ｐ型不純物をイオン注入することより、第２の活性領域２００ｂにおける第２のゲート電極２０３ｂの両側方の領域に、接合深さが浅いｐ型の第２の浅いソースドレイン領域２０４ｂを形成する。
続いて、第１のゲート絶縁膜２０２ａ及び第１のゲート電極２０３ａの側面上に、例えばＳｉＯ２からなる膜厚約２０ｎｍの断面形状がＬ字状である第１のＬ字状絶縁膜２０５ａを形成すると共に、第２のゲート絶縁膜２０２ｂ及び第２のゲート電極２０３ｂの側面上に、例えばＳｉＯ２からなる膜厚約２０ｎｍの断面形状がＬ字状である第２のＬ字状絶縁膜２０５ｂを形成する。また、第１のＬ字状絶縁膜２０５ａ及び第２のＬ字状絶縁膜２０５ｂの形成と同時に、第１のＬ字状絶縁膜２０５ａの内側表面に底部の幅約５０ｎｍの第１のサイドウォール２０６ａを形成すると共に、第２のＬ字状絶縁膜２０５ｂの内側表面に底部の幅約５０ｎｍの第２のサイドウォール２０６ｂを形成する。このようにして、第１のＬ字状絶縁膜２０５ａ及び第１のサイドウォール２０６ａによって第１のサイドウォールスペーサ２１８ａが構成されると共に、第２のＬ字状絶縁膜２０５ｂ及び第２のサイドウォール２０６ｂによって第２のサイドウォールスペーサ（側壁絶縁膜）２１８ｂが構成される。なお、第１及び第２のサイドウォール２０６ａ及び２０６ｂは積層膜で構成してもよい。
続いて、第１のゲート電極２０３ａ及び第１のサイドウォールスペーサ２１８ａをマスクに用いて、ｎ型不純物をイオン注入することにより、第１の活性領域２００ａにおける第１のサイドウォールスペーサ２１８ａの外側方の領域に、接合深さが深いｎ型の第１の深いソースドレイン領域２０７ａを形成する。また、第２のゲート電極２０３ｂ及び第２のサイドウォールスペーサ２１８ｂをマスクに用いて、ｐ型不純物をイオン注入することにより、第２の活性領域２００ｂにおける第２のサイドウォールスペーサ２１８ｂの外側方の領域に、接合深さが深いｐ型の第２のソースドレイン領域２０７ｂを形成する。
続いて、半導体基板２０１上の全面に、例えばコバルト又はニッケル等の金属膜を堆積した後に熱処理を加えることにより、第１のサイドウォールスペーサ２１８ａの外側の第１の深いソースドレイン領域２０７ａの上層及び第１のゲート電極２０３ａの上層に、膜厚約２０ｎｍの第１のシリサイド層２０８ａを形成すると共に、第２のサイドウォールスペーサ２１８ｂの外側の第２の深いソースドレイン領域２０７ｂの上層及び第２のゲート電極２０３ｂの上層に、膜厚約２０ｎｍの第２のシリサイド層２０８ｂを形成する。
次に、図６（ｂ）に示すように、半導体基板２０１の全面に、膜厚２０ｎｍ程度のシリコン窒化膜からなり、２ＧＰａ程度の圧縮応力を有するストレッサー形成用膜２０９ｃを形成する。続いて、ＰＭＩＳ領域Ｂのみをマスクするレジストマスク２２０を用いて、ＮＭＩＳ領域Ａにおけるストレッサー形成用膜２０９ｃに対してエッチング２２１を行う。
このようにすると、図７（ａ）に示すように、ＮＭＩＳ領域Ａにおいて、第１の深いソースドレイン領域２０７ａ上の第１のシリサイド層２０８ａの上面と第１のサイドウォールスペーサ２１８ａの側面とが交わる角部近傍に、高さが１０ｎｍで幅が１０ｎｍ程度の第３のサイドウォールスペーサ（側壁絶縁膜）２１３が形成される。なお、この際、ＰＭＩＳ領域Ｂでは、ストレッサー用形成膜２０９ｃが除去されずにそのまま残存してなる第２のストレッサー膜２０９ｂが形成される。その後、レジストマスク２２０を除去する。
次に、図７（ｂ）に示すように、半導体基板２０１の全面に、膜厚３５ｎｍ程度の水素を含んだシリコン窒化膜からなり、０．３ＧＰａ程度の引張応力を有するストレッサー用形成膜２０９ｄを形成する。
次に、図８（ａ）に示すように、半導体基板２０１の全面に向かって紫外線照射２２２を行う。ここでの紫外線照射２２２は、波長１５０〜４００ｎｍ程度の紫外線を用い、４５０℃のステージ上に半導体ウェハを設置し、窒素ガス雰囲気中で３０分間の照射を行う。このようにすると、ストレッサー形成用膜２０９ｄに含まれていた水素原子が脱離して膜収縮が生じる。その結果、ＮＭＩＳ領域Ａ及びＰＭＩＳ領域Ｂにおいて、膜厚３０ｎｍで１．７ＧＰａ程度の引張応力を有するシリコン窒化膜からなる第１のストレッサー膜２０９ａが形成される。なお、紫外線照射の代わりに、４５０℃〜６００℃の温度範囲で熱アニールを行ってもよい。
次に、図８（ｂ）に示すように、ＮＭＩＳ領域Ａのみをマスクするレジストマスク２２３を用いて、ＰＭＩＳ領域Ｂにおける第１のストレッサー膜２０９ａに対してエッチングを行うと、図９（ａ）に示すように、ＰＭＩＳ領域Ｂにおける第１のストレッサー膜２０９ａが除去される。このようにして、ＮＭＩＳ領域Ａには第１のストレッサー膜２０９ａが形成されると共にＰＭＩＳ領域Ｂには第２のストレッサー膜２０９ｂが形成される。なお、以上の図７（ｂ）、図８（ａ）及び（ｂ）に示した工程の代わりに、まず、第２のストレッサー形成膜２０９ｄを形成した後に、ＮＭＩＳ領域Ａをマスクするレジストマスクを用いたエッチングによってＰＭＩＳ領域Ｂのストレッサー形成用膜２０９ｄを除去し、そして該レジストマスクを除去する。その後、ＰＭＩＳ領域Ｂをマスクするレジストマスクを用いて紫外線照射（又は熱アニール）を行ってＮＭＩＳ領域Ａに第１のストレッサー膜２０９ａを形成し、その後該レジストマスクを除去することにより、図９（ａ）に示す状態が同様に実現される。
次に、図９（ｂ）に示すように、第１のストレッサー膜２０９ａ及び第２のストレッサー膜２０９ｂの全面上に、ＴＥＯＳ膜に代表されるシリコン酸化膜を５００ｎｍ程度堆積した後、ＣＭＰを用いて表面を平坦化することにより、３５０ｎｍ程度の膜厚を有する第１の層間絶縁膜２１０ａ及び第２の層間絶縁膜２１０ｂを形成する。
このように、本発明の第２の実施形態に係る半導体装置の製造方法によると、ＮＭＩＳ領域Ａにおいては、第１のサイドウォールスペーサ２１８ａの側面と第１のシリサイド層２０８ａの上面とが交わる角部付近に、第３のサイドウォールスペーサ２１３を形成するため、当該角部付近において、第１のストレッサー膜２０９ａを形成する下地となる膜の形状は第３のサイドウォールスペーサ２１３の側面形状であって滑らかである。このように、第１のストレッサー膜２０９ａは第１のサイドウォールスペーサ２１８ａの側面の急峻な領域上には形成されないため、第１のストレッサー膜２０９ａにスリットが形成されない。したがって、膜ストレスの大きな第１のストレッサー膜２０９ａ及び第２のストレッサー膜２０９ｂを厚く形成する場合においても、当該第１のストレッサー膜２０９ａ中にスリットが発生するのを抑制することが可能となるため、従来スリットがストレッサー膜に形成されることによるＮＭＩＳトランジスタの駆動力の飽和を防止できる。つまり、膜ストレスの大きな第１のストレッサー膜２０９ａを厚膜化することにより、ＮＭＩＳトランジスタの駆動力を向上させることができる。また、第２のサイドウォールスペーサ２１３を第１のシリサイド層２０８ａの形成後に行うため、第１のシリサイド層２０８のａ形状が変化しないため、接合リーク電流の増大に代表されるシリサイド起因の特性劣化は発生しない。
一方、ＰＭＩＳ領域Ｂにおいては、第２のストレッサー膜２０９ｂが圧縮応力を持つため、第２のストレッサー膜２０９ｂを厚膜化してもスリットが発生する懸念は無い。また、ＰＭＩＳ領域Ｂに対しては、ＮＭＩＳ領域Ａにおける第３のサイドウォールスペーサ２１３に相当するサイドウォールスペーサが存在しないため、集積回路中において、ゲート電極とゲート電極との間隔を狭めることが可能となり、集積度の向上に寄与することができる。
以上説明したように、本発明の第２の実施形態に係る半導体装置の製造方法によると、ＮＭＩＳ領域Ａ及びＰＭＩＳ領域Ｂのそれぞれに適した構造を持つトランジスタを形成することで、ＮＭＩＳトランジスタの駆動力を向上させることができると共にＣＭＯＳ回路全体の集積度の向上を図ることができる。
なお、以上の本発明の第２の実施形態に係る半導体装置及びその製造方法において、第３のサイドウォールスペーサ２１３の側面の材料と第１のサイドウォール２０６ａの側面材料とは、異なる場合であっても同じ場合であってもよいことは第１の実施形態と同様であって、側面の材料が互いに異なる場合には、コンタクトリーク電流の増大に代表される、第１のサイドウォール２０６ａの形状の変化に伴って生じ得る不具合を防止できる点も同様である。また、第３のサイドウォールスペーサ２１３の少なくとも側面の材料と第１のＬ字状の絶縁膜２０５ａの材料とが同じ材料である場合には、第１の実施形態と同様に、第１のＬ字状の絶縁膜２０５ａの上部の一部がエッチング除去される。
また、以上の本発明の第２の実施形態に係る半導体装置及びその製造方法において、第３のサイドウォールスペーサ２１３、第１のストレッサー膜２０９ａ、及び第２のストレッサー膜２０９ｂにおける膜厚、応力値、及び材料は一例を示すものであって、上記の値に限定されるものではない。
本発明は、ストレッサー膜を厚膜化することにより、チャネル領域のゲート長方向に印加する引張応力を大きくしようとするＮＭＩＳトランジスタを有する半導体装置にとって有用である。
本発明の第１の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 本発明の第２の実施形態に係る半導体装置の構造を示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す要部断面図である。 （ａ）〜（ｃ）は、従来の半導体装置の製造方法を工程順に示す要部断面図である。
符号の説明
１００ 活性領域
１０１ 半導体基板
１０２ ゲート絶縁膜
１０３ ゲート電極
１０４ 浅いソースドレイン領域
１０５ Ｌ字状の絶縁膜
１０６ サイドウォール
１０７ 深いソースドレイン領域
１０８ シリサイド層
１０９ ストレッサー膜
１０９ａ ストレッサー形成用膜
１１０ 層間絶縁膜
１１１ レジストパターン
１１２ 第１のサイドウォールスペーサ
１１３ 第２のサイドウォールスペーサ
１１３ａ 第２のサイドウォールスペーサ用堆積膜
１１４ エッチング
１１５ 紫外線照射
２００ａ 第１の活性領域
２００ｂ 第２の活性領域
２０１ 半導体基板
２０２ａ 第１のゲート絶縁膜
２０２ｂ 第２のゲート絶縁膜
２０３ａ 第１のゲート電極
２０３ｂ 第２のゲート電極
２０４ａ 第１の浅いソースドレイン領域
２０４ｂ 第２の浅いソースドレイン領域
２０５ａ 第１のＬ字状絶縁膜
２０５ｂ 第２のＬ字状絶縁膜
２０６ａ 第１のサイドウォール
２０６ｂ 第２のサイドウォール
２０７ａ 第１の深いソースドレイン領域
２０７ｂ 第２の深いソースドレイン領域
２０８ａ 第１のシリサイド層
２０８ｂ 第２のシリサイド層
２０９ａ 第１のストレッサー膜
２０９ｂ 第２のストレッサー膜
２０９ｃ、２０９ｄ ストレッサー形成用膜
２１０ａ 第１の層間絶縁膜
２１０ｂ 第２の層間絶縁膜
２１３ 第３のサイドウォールスペーサ
２１５、２１７ エッチング
２１８ａ 第１のサイドウォールスペーサ
２１８ｂ 第２のサイドウォールスペーサ
２２０、２２３ レジストマスク
２２２ 紫外線照射

Claims (15)

  1. 半導体基板における第１の活性領域上に形成されたＮＭＩＳトランジスタを有する半導体装置であって、
    前記第１のＮＭＩＳトランジスタは、
    前記第１の活性領域上に形成された第１のゲート絶縁膜と、
    前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に形成された第１の側壁絶縁膜と、
    前記第１の活性領域における前記第１の側壁絶縁膜の外側方に形成された第１のソースドレイン領域と、
    前記第１のソースドレイン領域における上層に形成された第１のシリサイド層と、
    前記第１のシリサイド層上であって、前記第１の側壁絶縁膜の側面と前記第１のシリサイド層の上面とが交わる角部近傍に形成された第２の側壁絶縁膜と、
    前記第１のゲート電極、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜とを備える、半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２の側壁絶縁膜の高さは、前記第１の側壁絶縁膜の高さよりも低い、半導体装置。
  3. 請求項１又は２に記載の半導体装置において、
    前記第１の側壁絶縁膜の少なくとも側面における材料と前記第２の側壁絶縁膜の材料とは異なっている、半導体装置。
  4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
    前記第１の側壁絶縁膜は、前記第１のゲート電極の側面に接して形成された断面形状Ｌ字状の第１の絶縁膜と、前記第１の絶縁膜の内側表面に形成された第１のサイドウォールとからなる、半導体装置。
  5. 請求項１〜４のうちのいずれか１項に記載の半導体装置において、
    前記第１のストレッサー膜は、シリコン窒化膜又は水素含有シリコン窒化膜からなる、半導体装置。
  6. 請求項１〜５のうちのいずれか１項に記載の半導体装置において、
    前記第１のストレッサー膜には、前記第１の側壁絶縁膜の側面と前記第１のシリサイド層の上面とが交わる角部近傍において、スリットが形成されていない、半導体装置。
  7. 請求項１〜６のうちのいずれか１項に記載の半導体装置において、
    前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に形成されたＰＭＩＳトランジスタをさらに備え、
    前記ＰＭＩＳトランジスタは、
    前記第２の活性領域上に形成された第２のゲート絶縁膜と、
    前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に形成された第３の側壁絶縁膜と、
    前記第２の活性領域における前記第３の側壁絶縁膜の外側方に形成された第２のソースドレイン領域と、
    前記第２のソースドレイン領域における上層に形成された第２のシリサイド層と、
    前記第２のゲート電極及び前記第３の側壁絶縁膜を覆うように形成され、チャネル領域におけるゲート長方向に圧縮応力を印加する第２のストレッサー膜とを備える、半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記第２の側壁絶縁膜と前記第２のストレッサー膜は、同一の絶縁膜からなる、半導体装置。
  9. 請求項７又は８に記載の半導体装置において、
    前記第３の側壁絶縁膜の側面と前記第２のシリサイド層の上面とが交わる角部近傍には、側壁絶縁膜が形成されていない、半導体装置。
  10. 半導体基板における第１の活性領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
    前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
    前記第１のゲート絶縁膜及び前記第１のゲート電極の側面に第１の側壁絶縁膜を形成する工程（ｃ）と、
    前記第１の活性領域における前記第１の側壁絶縁膜の外側方に第１のソースドレイン領域を形成する工程（ｄ）と、
    前記第１のソースドレイン領域における上層に第１のシリサイド層を形成する工程（ｅ）と、
    前記第１の活性領域上に、前記第１のシリサイド層、前記第１のゲート電極及び前記第１の側壁絶縁膜を覆うように、第２の側壁絶縁膜用堆積膜を形成する工程（ｆ）と、
    前記第２の側壁絶縁膜用堆積膜をエッチングすることにより、前記第１のシリサイド層上であって、前記第１の側壁絶縁膜の側面と前記第１のシリサイド層の上面とが交わる角部近傍に、第２の側壁絶縁膜を形成する工程（ｇ）と、
    前記第１の活性領域上に、前記第１のシリサイド層、前記第１のゲート電極、前記第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に引張応力を印加する第１のストレッサー膜を形成する工程（ｈ）とを備える、半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記第１の側壁絶縁膜の少なくとも側面における材料と前記第２の側壁絶縁膜用堆積膜の材料とは異なっている、半導体装置の製造方法。
  12. 請求項１０又は１１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記第１のゲート電極の側面に接する断面形状Ｌ字状の第１の絶縁膜を形成すると共に、前記第１の絶縁膜の内側表面に第１のサイドウォールを形成することにより、前記第１の側壁絶縁膜を形成する工程を含む、半導体装置の製造方法。
  13. 請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｈ）は、前記第１の活性領域上に、前記第１のシリサイド層、前記第１のゲート電極、前記第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、プラズマＣＶＤ法を用いてシリコン窒化膜又は水素含有シリコン窒化膜を堆積した後に、紫外線照射を行うことにより、前記第１のストレッサー膜を形成する工程を含む、半導体装置の製造方法。
  14. 請求項１０〜１２のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｈ）は、前記第１の活性領域上に、前記第１のシリサイド層、前記第１のゲート電極、前記第１の側壁絶縁膜及び第２の側壁絶縁膜を覆うように、プラズマＣＶＤ法を用いてシリコン窒化膜又は水素含有シリコン窒化膜を堆積した後に、熱アニールを行うことにより、前記第１のストレッサー膜を形成する工程を含む、半導体装置の製造方法。
  15. 請求項１０〜１４のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ａ）は、前記半導体基板における前記第１の活性領域とは異なる第２の活性領域に第２のゲート絶縁膜を形成する工程を含み、
    前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
    前記工程（ｃ）は、前記第２のゲート絶縁膜及び前記第２のゲート電極の側面に第３の側壁絶縁膜を形成する工程を含み、
    前記工程（ｄ）は、前記第２の活性領域における前記第３の側壁絶縁膜の外側方に第２のソースドレイン領域を形成する工程を含み、
    前記工程（ｅ）は、前記第２のソースドレイン領域における上層に第２のシリサイド層を形成する工程を含み、
    前記工程（ｆ）は、前記第２の側壁絶縁膜用堆積膜を、前記第２の活性領域上に、前記第２のシリサイド層、前記第２のゲート電極及び前記第３の側壁絶縁膜も覆うように形成する工程を含み、
    前記工程（ｇ）は、前記第２の活性領域をマスクするレジストパターンを用いて、前記第２の側壁絶縁膜用堆積膜をエッチングすることにより、前記第２のシリサイド層、前記第２のゲート電極、及び第３の側壁絶縁膜を覆うように、チャネル領域におけるゲート長方向に圧縮応力を印加する第２のストレッサー膜を形成する工程を含む、半導体装置の製造方法。
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