JP2006048140A - 画像変形装置，画像変形回路及び画像変形方法 - Google Patents

Abstract

【課題】 テクスチャマッピングにおいて、エイリアスの少ない高画質な出力画像を得、且つ、処理時間の短縮や回路規模の小型化やメモリ容量を削減を実現する。
【解決手段】 画像の貼付け対象のモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出する手段５と、手段５で算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスを設定する手段６と、手段５で算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換する手段７と、入力画像データを、手段７で変換されたプリフィルタ係数でフィルタリングする手段９〜１１と、手段９〜１１でフィルタリングされた画像データが書き込まれる手段１３と、手段６で設定されたリードアドレスに応じて手段１３から画像データを読み出す手段１２とを備える。
【選択図】 図１

Description

本発明は、テクスチャマッピングによって画像を変形する装置，回路及び方法に関する。

コンピュータグラフィックス分野においては、仮想３次元空間上における画像の変形手法として、ポリゴンと呼ばれる三角形の組み合わせで構成した物体形状（モデル）を作成し、そのモデルに画像を貼り付けるテクスチャマッピングという手法を用いている。ここで、仮想３次元空間において、モデルがカメラ視点より遠方にある場合には、モデルが縮小される。

このとき、あらかじめ同じ画像を段階的（離散的）に低解像度にしたテクスチャデータを用意し、モデルの縮小率に近いテクスチャデータをモデルに貼り付けることでエイリアシングの少ないテクスチャマッピングを行っている。一般に本手法による画像のアンチエイリアシング方法をミップマップ方式と呼び、段階的に低解像度にしたテクスチャデータをミップマップ画像と呼ぶ。

画像が縮小されていないオリジナル状態のときの縮小率を１．０、及び縮小した時を０．０〜０．９９９…と定義すると、ミップマップ方式では、テクスチャデータとして、縮小率が１．０，０．５，０．２５，０．１２５，０．０６２５…といった具合に有限回数で、かつ、１／２^ｎ（２のべき乗分の１）毎に縮小した画像データをメモリに用意する。その後、モデルの縮小率が、例えば０．７５であれば、縮小率が１．０と０．５のミップマップデータをメモリから読み出し、さらにこれらのミップマップデータを１／２ずつの重み付けで直線補間することで縮小率０．７５のテクスチャデータを算出する（例えば、特許文献１参照）。
特開２００２−８３３１６号公報（段落番号０００４）

しかし、従来のようにミップマップ方式によってアンチエイリアシングを行うことには、次の（１）〜（３）のような問題点があった。
（１）モデルの縮小率がミップマップデータの縮小率以外の場合、前述した通り、２枚のミップマップデータを直線補間するので、最適なアンチエイリアス処理が行えない。このため、出力画像にエイリアスが発生したり、ボケが生じる。

（２）入力画像に対して１／２^ｎ毎に縮小されたテクスチャデータを用意する必要があるので、処理時間が長くなるとともに回路規模が大きくなる。

（３）入力画像＋（入力画像の１／２の画像）＋（入力画像の１／４の画像）＋（入力画像の１／８の画像）＋…、といったように、入力画像の約２倍の量がテクスチャデータ量となるので、大容量のメモリが必要になる。

本発明は、上述の点に鑑み、テクスチャマッピングによって画像を変形する際に、モデルの縮小率にかかわらずエイリアスの少ない高画質な出力画像を得、且つ、処理時間の短縮や回路規模の小型化やメモリの容量を削減を実現することを課題としてなされたものである。

この課題を解決するために、本発明に係る画像変形装置は、画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出するモデリング手段と、モデリング手段で算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスを設定するリードアドレス設定手段と、モデリング手段で算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換するプリフィルタ係数変換手段と、入力した画像データを、プリフィルタ係数変換手段で変換されたプリフィルタ係数でフィルタリングするプリフィルタ処理手段と、プリフィルタ処理手段でフィルタリングされた画像データが書き込まれる画像記憶手段と、リードアドレス設定手段で設定されたリードアドレスに応じて画像記憶手段から画像データを読み出す読出し手段とを備えたことを特徴とする。

この画像変形装置では、画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標が算出された後、各ポリゴンの頂点の座標が各ピクセルの座標に変換されて、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスが設定される。

また、このモデルについて、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数が算出された後、このプリフィルタ係数が各ピクセルの位置でのプリフィルタ係数に変換される。

そして、入力した画像データが、各ピクセルの位置でのプリフィルタ係数でフィルタリングされて画像記憶手段に書き込まれた後、設定されたリードアドレスに応じて画像記憶手段から読み出されることによって、モデルへの画像の貼付け（画像の変形）が行われる。

このように、この画像変形装置によれば、入力した画像データを、モデルの各ピクセル位置での縮小率に応じたプリフィルタ係数でプリフィルタリングしたものがテクスチャデータとして用いられる。これにより、モデルの縮小率に応じた最適なプリフィルタリングが行われるので、モデルの縮小率にかかわらずエイリアスの少ない高画質な出力画像が得られる。

また、テクスチャデータをモデルの縮小率に応じて１つだけ用意すればよいので、処理時間を短縮できるとともに回路規模を小型化することができる。

そして、このようにテクスチャデータが１つだけであり、入力した画像データの量がテクスチャデータの量となるので、メモリ（画像記憶手段）の容量を削減することができる。

なお、この画像変形装置において、一例として、プリフィルタ処理手段にはビデオデータが入力し、リードアドレス設定手段で設定されたリードアドレスが書き込まれるとともに、ビデオデータとともに入力する同期信号に基づいて１フレーム毎にリードアドレスが読み出されるアドレス記憶手段をさらに備え、読出し手段は、このアドレス記憶手段から読み出されるリードアドレスに応じて画像記憶手段から画像データを読み出すことが好適である。

それにより、入力するビデオデータに対してリアルタイムにテクスチャマッピングを行うことができるようになる。

次に、本発明に係る画像変形回路は、単一の基板上に搭載されており、画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出するモデリング手段と、モデリング手段で算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスを設定するリードアドレス設定手段と、モデリング手段で算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換するプリフィルタ係数変換手段と、入力した画像データを、プリフィルタ係数変換手段で変換されたプリフィルタ係数でフィルタリングするプリフィルタ処理手段と、プリフィルタ処理手段でフィルタリングされた画像データが書き込まれる画像記憶手段と、リードアドレス設定手段で設定されたリードアドレスに応じて画像記憶手段から画像データを読み出す読出し手段とを備えたことを特徴とする。

また、本発明に係る画像変形方法は、画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出する第１のステップと、第１のステップで算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスを設定する第２のステップと、第１のステップで算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換する第３のステップと、入力した画像データを、第３のステップで変換されたプリフィルタ係数でフィルタリングする第４のステップと、第４のステップでフィルタリングされた画像データを画像記憶手段に書き込む第５のステップと、第２のステップで設定されたリードアドレスに応じて画像記憶手段から画像データを読み出す第６のステップとを有することを特徴とする。

これらの回路，方法によれば、前述の本発明に係る画像変形装置について説明したのと全く同様にして、テクスチャマッピングによって画像を変形する際に、モデルの縮小率にかかわらずエイリアスの少ない高画質な出力画像を得ることができ、且つ、処理時間の短縮や回路規模の小型化やメモリの容量を削減を実現することができる。

本発明によれば、テクスチャマッピングによって画像を変形する際に、モデルの縮小率にかかわらずエイリアスの少ない高画質な出力画像を得ることができ、且つ、処理時間の短縮や回路規模の小型化やメモリの容量を削減を実現できるという効果が得られる。

また、入力するビデオデータに対してリアルタイムにテクスチャマッピングを行うことができるという効果も得られる。

以下、本発明を図面を用いて具体的に説明する。図１は、本発明に係る画像変形装置の構成例を示すブロック図である。この画像変形装置１は、筐体に収納された単体としての装置であり、大別してアドレス処理ブロック２とビデオ処理ブロック３とで構成されている。

アドレス処理ブロック２は、モデルの縮小や変形を行うブロックであり、イーサネット（イーサネット：Ethernetは登録商標）経由で通信を行うためのネットワークインタフェース４と、モデリング部５と、テクスチャアドレス用ＤＤＡ（Digital Differential Analyzer＝デジタル微分回路）６と、フィルタ係数用ＤＤＡ７と、アドレスバッファ８とで構成されている。

ビデオ処理ブロック３は、アドレス処理ブロック２で変形されたモデルに画像を貼り付けるためにアンチエイリアスを行うブロックであり、Ｈ方向プリフィルタ９と、ＨＶスキャンコンバータ１０と、Ｖ方向プリフィルタ１１と、テクスチャメモリコントローラ１２と、テクスチャメモリ１３と、インターポレーション部１４と、同期分離部１５とで構成されている。

この画像変形装置１は、テレビ放送局においてノンリニア編集システムの一部であるエフェクタ（画像に特殊効果を施す装置）として用いられており、アドレス処理ブロック２がイーサネットで編集端末（編集用ソフトウェアをインストールしたコンピュータ）２１に接続されるとともに、ビデオ処理ブロック３がビデオストレージ（例えばＶＴＲまたはＡＶサーバー）２２及びモニター２３に接続されている。

編集端末２１では、オペレータの操作に基づき、画像を貼り付ける対象となるモデルと、変形させようとする画像（ビデオデータ）とが指定される。図２は、編集端末２１で指定されるモデルの一例を示す。斜め方向から見た立方体の側面（斜線で描いた面）が、モデル３１として指定されている。

図１に示すように、編集端末２１からは、この指定されたモデルの形状を示すデータ（ワイヤーフレームデータ）が、画像変形装置１のアドレス処理ブロック２に送られる。

また、編集端末２１からは、この指定されたビデオデータの読出しを指示するコマンドが、ビデオストレージ２２に送られる。ビデオストレージ２２からは、このコマンドに従って読み出されたビデオデータが、画像変形装置１のビデオ処理ブロック３に送られる。

アドレス処理ブロック２内では、モデリング部５が、編集端末２１から送られたワイヤーフレームデータに基づき、モデルを複数のポリゴンに分割する。そして、各ポリゴンの頂点のテクスチャ座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出する。図３（ａ）は、図２に示したモデル（立方体の側面）を複数のポリゴン３２に分割した様子を示し、図３（ｂ）は、このうちの１つのポリゴン３２の頂点Ａ，Ｂ，Ｃのテクスチャ座標（ｓ１，ｔ１，ｑ１），（ｓ２，ｔ２，ｑ２），（ｓ３，ｔ３，ｑ３）を示す。

図１に示すように、モデリング部５で算出されたテクスチャ座標のデータは、テクスチャアドレス用ＤＤＡ６に送られる。テクスチャアドレス用ＤＤＡ６は、図４に示すように、各ポリゴンの頂点Ａ，Ｂ，Ｃのテクスチャ座標（ｓ１，ｔ１，ｑ１），（ｓ２，ｔ２，ｑ２），（ｓ３，ｔ３，ｑ３）を、直線補間により、各サブピクセルＰｓ（ビデオストレージ２２内のビデオデータよりも高解像度なピクセル）のテクスチャ座標（ｓ，ｔ，ｑ）に変換する。そして、ｕ＝ｓ／ｑ，ｖ＝ｔ／ｑの計算を行うことにより、各サブピクセルのテクスチャアドレス（ｕ，ｖ）を設定する。このテクスチャアドレス（ｕ，ｖ）は、アドレスバッファ８に書き込まれる。

モデリング部５で算出されたプリフィルタ係数は、フィルタ係数用ＤＤＡ７に送られる。フィルタ係数用ＤＤＡ７は、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を、直線補間により、各ピクセル（ビデオストレージ２２内のビデオデータと同じ解像度のピクセル）の位置での縮小率に応じたプリフィルタ係数に変換する。フィルタ係数用ＤＤＡ７で変換されたプリフィルタ係数は、ビデオ処理ブロック３内のＨ方向プリフィルタ９及びＶ方向プリフィルタ１１に送られる。

ビデオ処理ブロック３内では、Ｈ方向プリフィルタ９が、ビデオストレージ２２から送られたビデオデータを、フィルタ係数用ＤＤＡ７からのプリフィルタ係数でピクセル毎に画面水平方向にフィルタリングする。

Ｈ方向プリフィルタ９でフィルタリングされたビデオデータは、ＨＶスキャンコンバータ１０に送られる。ＨＶスキャンコンバータ１０は、内部のメモリに１フレーム分の画像データを書き込んだ後そのメモリから画面垂直方向に各ピクセルのデータを読み出すことにより、ビデオデータをスキャンコンバートする。

ＨＶスキャンコンバータ１０でスキャンコンバートされたビデオデータは、Ｖ方向プリフィルタ１１に送られる。Ｖ方向プリフィルタ１１は、フィルタ係数用ＤＤＡ７からのプリフィルタ係数で、ビデオデータをピクセル毎に垂直方向にフィルタリングする。

Ｖ方向プリフィルタ１１でフィルタリングされたビデオデータは、テクスチャメモリコントローラ１２を介してテクスチャメモリ１３に書き込まれる。

また、ビデオ処理ブロック３内では、同期分離部１５が、ビデオストレージ２２から送られたビデオデータから、垂直同期信号を分離してアドレス処理ブロック２内のアドレスバッファ８に送る。アドレスバッファ８からは、この垂直同期信号に同期して、１フレーム毎に各サブピクセルのテクスチャアドレス（ｕ，ｖ）が読み出されてビデオ処理ブロック３内のテクスチャメモリコントローラ１２に送られる。

テクスチャメモリコントローラ１２は、アドレスバッファ８からの各サブピクセルのテクスチャアドレス（ｕ，ｖ）をリードアドレスとして、テクスチャメモリ１３から、それぞれそのサブピクセルの近傍の複数（４つあるいは８つ）のピクセルのデータを読み出す。

テクスチャメモリ１３から読み出されたデータは、テクスチャメモリコントローラ１２からインターポレーション部１４に送られる。インターポレーション部１４は、各サブピクセルの近傍の複数のピクセルのデータを直線補間することにより、それぞれそのサブピクセルのデータを生成する。 図５は、サブピクセルのデータの生成例を示す。この例では、テクスチャメモリ１３からサブピクセルＰｓの近傍の４つのピクセルＰ０〜Ｐ３のデータＤ０〜Ｄ３が読み出されており、サブピクセルＰｓと各ピクセルＰ０〜Ｐ３との距離に応じた重み付け係数Ｋ０〜Ｋ３でデータＤ０〜Ｄ３を直線補間することにより、サブピクセルＰｓのデータＤｓが生成される。

図１に示すように、インターポレーション部１４で生成された各サブピクセルのデータは、画像変形装置１からモニター２３に送られて、モニター２３に表示される。

この画像変形装置１では、画像の貼付け対象となるモデルについて、モデリング部５によってポリゴンの頂点の座標が算出された後、テクスチャアドレス用ＤＤＡ６により、各ポリゴンの頂点の座標が各ピクセルの座標に変換されて、各ピクセルの座標から、モデルに画像を貼り付けるためのリードアドレスであるテクスチャアドレスが設定される。

また、このモデルについて、モデリング部５によって各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数が算出された後、このプリフィルタ係数がフィルタ係数用ＤＤＡ７によって各ピクセルの位置でのプリフィルタ係数に変換される。

そして、入力したビデオデータが、Ｈ方向プリフィルタ９及びＶ方向プリフィルタ１１によって各ピクセルの位置でのプリフィルタ係数でフィルタリングされてテクスチャメモリ１３に書き込まれた後、設定されたテクスチャアドレスに応じてテクスチャメモリ１３から読み出されることによって、モデルへの画像の貼付け（画像の変形）が行われる。

このように、この画像変形装置１によれば、入力した画像データを、モデルの各ピクセル位置での縮小率に応じたプリフィルタ係数でプリフィルタリングしたものがテクスチャデータとして用いられる。これにより、モデルの縮小率に応じた最適なプリフィルタリングが行われるので、段階的（離散的）な縮小率のテクスチャデータを用意するミップマップ方式と違って、モデルの縮小率にかかわらずエイリアスの少ない高画質な出力画像が得られる。

また、テクスチャデータをモデルの縮小率に応じて１つだけ用意すればよいので、入力画像に対して１／２^ｎ毎に縮小されたテクスチャデータを用意するミップマップ方式と比較して、処理時間を短縮できるとともに回路規模を小型化することができる。

そして、このようにテクスチャデータが１つだけであり、入力した画像データの量がテクスチャデータの量となるので、テクスチャデータ量が入力画像の約２倍の量となるミップマップ方式と比較して、メモリ（テクスチャメモリ１３）の容量を削減することができる。

さらに、この画像変形装置１によれば、テクスチャアドレスが、アドレスバッファ８に書き込まれた後、入力するビデオデータから分離された垂直同期信号に同期して１フレーム毎にアドレスバッファ８から読み出されてテクスチャメモリコントローラ１２に送られるので、入力するビデオデータに対してリアルタイムにテクスチャマッピングを行うことができる。

なお、以上の例ではビデオデータを画像変形装置１に入力させているが、これに限らず、静止画データやコンピュータグラフィックによって作成したデータを画像変形装置１に入力させるようにしてもよい。静止画データを入力させる場合には、リアルタイム性は必要なくなるので、アドレスバッファ８を省略し、テクスチャアドレス用ＤＤＡ６で設定されたテクスチャアドレスを直接テクスチャメモリコントローラ１２に送るようにしてよい。

また、以上の例では、編集端末１とイーサネットで接続される単体の装置としての画像変形装置１について説明した。しかし、別の例として、この画像変形装置１と同一の構成要素を単一の基板上に搭載した画像変形回路を製作し、その画像変形回路を編集端末１のスロットに装着するようにしてもよい。

また、以上の例では、ノンリニア編集システムの一部であるエフェクタに本発明を適用している。しかし、これに限らず、本発明は、例えばコンピュータゲーム機にも適用してよい。

本発明に係る画像変形装置の構成例を示すブロック図である。 画像を貼り付ける対象となるモデルを例示する図である。 ポリゴン及びその頂点のテクスチャ座標を示す図である。 各サブピクセルのテクスチャ座標を示す図である。 サブピクセルのデータの生成例を示す図である。

符号の説明

１ 画像変形装置、 ２ アドレス処理ブロック、 ３ ビデオ処理ブロック、 ４ ネットワークインタフェース、 ５ モデリング部、 ６ テクスチャアドレス用ＤＤＡ、 ７ フィルタ係数用ＤＤＡ、 ８ アドレスバッファ、 ９ Ｈ方向プリフィルタ、 １０ ＨＶスキャンコンバータ、 １１ Ｖ方向プリフィルタ、 １２ テクスチャメモリコントローラ、 １３ テクスチャメモリ、 １４ インターポレーション部、 １５ 同期分離部

Claims (6)

1. 画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出するモデリング手段と、
   前記モデリング手段で算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、前記各ピクセルの座標から、前記モデルに画像を貼り付けるためのリードアドレスを設定するリードアドレス設定手段と、
   前記モデリング手段で算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換するプリフィルタ係数変換手段と、
   入力した画像データを、前記プリフィルタ係数変換手段で変換されたプリフィルタ係数でフィルタリングするプリフィルタ処理手段と、
   前記プリフィルタ処理手段でフィルタリングされた画像データが書き込まれる画像記憶手段と、
   前記リードアドレス設定手段で設定されたリードアドレスに応じて前記画像記憶手段から画像データを読み出す読出し手段と
   を備えたことを特徴とする画像変形装置。
2. 請求項１に記載の画像変形装置において、
   前記プリフィルタ処理手段にはビデオデータが入力し、
   前記リードアドレス設定手段で設定されたリードアドレスが書き込まれるとともに、前記ビデオデータとともに入力する同期信号に基づいて１フレーム毎にリードアドレスが読み出されるアドレス記憶手段をさらに備え、
   前記読出し手段は、前記アドレス記憶手段から読み出されるリードアドレスに応じて前記画像記憶手段から画像データを読み出す
   ことを特徴とする画像変形装置。
3. 単一の基板上に搭載されており、
   画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出するモデリング手段と、
   前記モデリング手段で算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、前記各ピクセルの座標から、前記モデルに画像を貼り付けるためのリードアドレスを設定するリードアドレス設定手段と、
   前記モデリング手段で算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換するプリフィルタ係数変換手段と、
   入力した画像データを、前記プリフィルタ係数変換手段で変換されたプリフィルタ係数でフィルタリングするプリフィルタ処理手段と、
   前記プリフィルタ処理手段でフィルタリングされた画像データが書き込まれる画像記憶手段と、
   前記リードアドレス設定手段で設定されたリードアドレスに応じて前記画像記憶手段から画像データを読み出す読出し手段と
   を備えたことを特徴とする画像変形回路。
4. 請求項３に記載の画像変形回路において、
   前記プリフィルタ処理手段にはビデオデータが入力し、
   前記リードアドレス設定手段で設定されたリードアドレスが書き込まれるとともに、前記ビデオデータとともに入力する同期信号に基づいて１フレーム毎にリードアドレスが読み出されるアドレス記憶手段をさらに備え、
   前記読出し手段は、前記アドレス記憶手段から読み出されるリードアドレスに応じて前記画像記憶手段から画像データを読み出す
   ことを特徴とする画像変形回路。
5. 画像の貼付け対象となるモデルについて、各ポリゴンの頂点の座標を算出するとともに、各ポリゴンの頂点の位置での縮小率に応じたプリフィルタ係数を算出する第１のステップと、
   前記第１のステップで算出された各ポリゴンの頂点の座標を各ピクセルの座標に変換し、前記各ピクセルの座標から、前記モデルに画像を貼り付けるためのリードアドレスを設定する第２のステップと、
   前記第１のステップで算出されたプリフィルタ係数を、各ピクセルの位置でのプリフィルタ係数に変換する第３のステップと、
   入力した画像データを、前記第３のステップで変換されたプリフィルタ係数でフィルタリングする第４のステップと、
   前記第４のステップでフィルタリングされた画像データを画像記憶手段に書き込む第５のステップと、
   前記第２のステップで設定されたリードアドレスに応じて前記画像記憶手段から画像データを読み出す第６のステップと
   を有することを特徴とする画像変形方法。
6. 請求項５に記載の画像変形方法において、
   前記第４のステップではビデオデータを入力し、
   前記第２のステップでは、設定したリードアドレスをアドレス記憶手段に書込むとともに、前記ビデオデータとともに入力する同期信号に基づいて１フレーム毎に前記アドレス記憶手段からリードアドレスを読み出し、
   前記第６のステップでは、前記アドレス記憶手段から読み出されるリードアドレスに応じて前記画像記憶手段から画像データを読み出す
   ことを特徴とする画像変形方法。

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