JP2001111640A - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
- Publication number
- JP2001111640A JP2001111640A JP2000200844A JP2000200844A JP2001111640A JP 2001111640 A JP2001111640 A JP 2001111640A JP 2000200844 A JP2000200844 A JP 2000200844A JP 2000200844 A JP2000200844 A JP 2000200844A JP 2001111640 A JP2001111640 A JP 2001111640A
- Authority
- JP
- Japan
- Prior art keywords
- digital signal
- signal processing
- processor
- memory
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/0014—Carrier regulation
- H04L2027/0044—Control loops for carrier regulation
- H04L2027/0053—Closed loops
- H04L2027/0057—Closed loops quadrature phase
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Circuits Of Receivers In General (AREA)
Abstract
(57)【要約】
【課題】 現在のデジタル信号プロセッサには、遠隔通
信のアプリケーションにおける信号処理に使用された場
合に多くの制限がある。 【解決手段】 装置は、多数のプロセッサ・ユニット１
１０およびプロセッサ・ユニットを埋め込まれたメモリ
１２０、１２１ならびにプロセッサ・ユニットのそれぞ
れに接続されたキャッシュ１３０を含む。キャッシュは
複数のプロセッサの間での通信用である。埋め込まれた
メモリはデータと命令メモリとを含んでもよい。プロセ
ッサ・ユニットおよびメモリは、多数のフォーマットで
デジタル的に変調された信号を受信し、多数のフォーマ
ットの何れか１つに対応して実時間で信号を復調するこ
とができる、マルチ・モード受信機復調器フロント・エ
ンドとして構成されている。 【効果】 受信している信号のフォーマットに呼応して
符号解読するように再構成できる。
信のアプリケーションにおける信号処理に使用された場
合に多くの制限がある。 【解決手段】 装置は、多数のプロセッサ・ユニット１
１０およびプロセッサ・ユニットを埋め込まれたメモリ
１２０、１２１ならびにプロセッサ・ユニットのそれぞ
れに接続されたキャッシュ１３０を含む。キャッシュは
複数のプロセッサの間での通信用である。埋め込まれた
メモリはデータと命令メモリとを含んでもよい。プロセ
ッサ・ユニットおよびメモリは、多数のフォーマットで
デジタル的に変調された信号を受信し、多数のフォーマ
ットの何れか１つに対応して実時間で信号を復調するこ
とができる、マルチ・モード受信機復調器フロント・エ
ンドとして構成されている。 【効果】 受信している信号のフォーマットに呼応して
符号解読するように再構成できる。
Description
【０００１】
【発明の属する技術分野】この発明は、一般的にデジタ
ル信号処理に関し、特にランタイム構成可能なデジタル
信号プロセッサに関するものである。
ル信号処理に関し、特にランタイム構成可能なデジタル
信号プロセッサに関するものである。
【０００２】
【従来の技術】遠隔通信およびマルチメディアのアプリ
ケーションにおける爆発的な成長は、柔軟で効率的で高
性能のデジタル信号処理（ＤＳＰ）装置を求めている。
現在のデジタル信号プロセッサには、遠隔通信のアプリ
ケーションにおける信号処理に使用された場合に多くの
制限がある。
ケーションにおける爆発的な成長は、柔軟で効率的で高
性能のデジタル信号処理（ＤＳＰ）装置を求めている。
現在のデジタル信号プロセッサには、遠隔通信のアプリ
ケーションにおける信号処理に使用された場合に多くの
制限がある。
【０００３】
【発明が解決しようとする課題】まず、汎用ＤＳＰとア
プリケーション特定のＤＳＰの両方が、限界のあるメモ
リ帯域幅に対処しなければならない。第２に、パフォー
マンスの意味では、命令ベース（方式）のプログラム可
能ＤＳＰは通常、１〜２振幅程度はＡＳＩＣに遅れる。
これは、特に無線および有線メディアに関するマルチメ
ディア・アプリケーションから需要が増加していること
から見れば、大きな差である。一方、固定論理ベースの
ＡＳＩＣは、やはり帯域幅に制限がある外部メモリに依
存することに加えて、構成可能な信号処理には適さな
い。
プリケーション特定のＤＳＰの両方が、限界のあるメモ
リ帯域幅に対処しなければならない。第２に、パフォー
マンスの意味では、命令ベース（方式）のプログラム可
能ＤＳＰは通常、１〜２振幅程度はＡＳＩＣに遅れる。
これは、特に無線および有線メディアに関するマルチメ
ディア・アプリケーションから需要が増加していること
から見れば、大きな差である。一方、固定論理ベースの
ＡＳＩＣは、やはり帯域幅に制限がある外部メモリに依
存することに加えて、構成可能な信号処理には適さな
い。
【０００４】
【課題を解決するための手段】本発明は、埋め込みＲＡ
Ｍ（ｅＲＡＭ）技術に基づいたデジタル信号プロセッサ
用のアーキテクチャを提供する。本発明は、ｅＲＡＭに
おいて利用可能な非常に広いメモリ帯域幅と、フィルタ
リング、スケーリングおよび他の算術演算などの信号処
理機能における非常に高いパフォーマンスを達成するた
めに高メモリ密度を利用している。乗算のないデジタル
信号処理は、乗算をメモリベースの桁移動および加法演
算と置き換えることにより可能になっている。もう１つ
の利点としては、本発明によるＤＳＰがランタイム再構
成可能なことである。これは、ソフトウエア定義のラジ
オおよびテレビ受信機あるいはソフトウエアベースの無
線電話などの構成可能な信号受信機を可能にしている。
信号処理機能の大半がメモリベースであるので、本発明
によるＤＳＰはスケーラブルな信号プロセッサを実装す
るには理想的である。
Ｍ（ｅＲＡＭ）技術に基づいたデジタル信号プロセッサ
用のアーキテクチャを提供する。本発明は、ｅＲＡＭに
おいて利用可能な非常に広いメモリ帯域幅と、フィルタ
リング、スケーリングおよび他の算術演算などの信号処
理機能における非常に高いパフォーマンスを達成するた
めに高メモリ密度を利用している。乗算のないデジタル
信号処理は、乗算をメモリベースの桁移動および加法演
算と置き換えることにより可能になっている。もう１つ
の利点としては、本発明によるＤＳＰがランタイム再構
成可能なことである。これは、ソフトウエア定義のラジ
オおよびテレビ受信機あるいはソフトウエアベースの無
線電話などの構成可能な信号受信機を可能にしている。
信号処理機能の大半がメモリベースであるので、本発明
によるＤＳＰはスケーラブルな信号プロセッサを実装す
るには理想的である。
【０００５】更に特定的には、本発明は、多数のフォー
マットで符号化されたデジタル信号を受信して復調する
装置を提供する。装置は、多数のプロセッサ・ユニット
およびプロセッサ・ユニットを組み込まれたメモリなら
びに、プロセッサ・ユニットのそれぞれに接続されたキ
ャッシュを含む。キャッシュは複数のプロセッサの間で
通信を行う。組み込まれたメモリは、データや命令メモ
リを含むことができる。プロセッサ・ユニットおよびメ
モリは、多数のフォーマットでデジタル的に変調された
信号を受信し、それに呼応してその多数のフォーマット
のうち何れか１つのフォーマットで、実時間で信号を復
調することが可能なマルチモード受信機復調器フロント
・エンドとして構成されている。
マットで符号化されたデジタル信号を受信して復調する
装置を提供する。装置は、多数のプロセッサ・ユニット
およびプロセッサ・ユニットを組み込まれたメモリなら
びに、プロセッサ・ユニットのそれぞれに接続されたキ
ャッシュを含む。キャッシュは複数のプロセッサの間で
通信を行う。組み込まれたメモリは、データや命令メモ
リを含むことができる。プロセッサ・ユニットおよびメ
モリは、多数のフォーマットでデジタル的に変調された
信号を受信し、それに呼応してその多数のフォーマット
のうち何れか１つのフォーマットで、実時間で信号を復
調することが可能なマルチモード受信機復調器フロント
・エンドとして構成されている。
【０００６】
【発明の実施の形態】実施の形態１．本発明は、多数の
フォーマットで符号化された高速デジタル信号を受信し
て復調するための、埋め込みＲＡＭベース（方式）のプ
ロセッサアーキテクチャを提供する。利点として、プロ
セッサは、受信している信号のフォーマットに呼応して
符号解読するように再構成できる。埋め込まれたＲＡＭ
は、各データ処理ユニット（ＰＵ）についてキャッシュ
を実装することができるように、広いメモリ帯域幅を有
している。これは、ＰＵ間通信および同期を容易にす
る。更に、乗法演算および除法演算は、メモリに実装さ
れた桁移動および加法演算を含むＣＯＲＤＩＣアルゴリ
ズムによって置き換えられている。これは、論理回路へ
の負荷を削減し、算術演算の再構成を容易にする。
フォーマットで符号化された高速デジタル信号を受信し
て復調するための、埋め込みＲＡＭベース（方式）のプ
ロセッサアーキテクチャを提供する。利点として、プロ
セッサは、受信している信号のフォーマットに呼応して
符号解読するように再構成できる。埋め込まれたＲＡＭ
は、各データ処理ユニット（ＰＵ）についてキャッシュ
を実装することができるように、広いメモリ帯域幅を有
している。これは、ＰＵ間通信および同期を容易にす
る。更に、乗法演算および除法演算は、メモリに実装さ
れた桁移動および加法演算を含むＣＯＲＤＩＣアルゴリ
ズムによって置き換えられている。これは、論理回路へ
の負荷を削減し、算術演算の再構成を容易にする。
【０００７】図１は、本発明による埋め込みＲＡＭ（ｅ
ＲＡＭ）ベースのＤＳＰ１００を示している。ＤＳＰ１
００は多数の処理ユニット（ＰＵ）１１０、２つのＲＡ
Ｍ１２０、１２１のバンクおよび、処理ユニットに連結
されたキャッシュ・メモリ１３０を含む。この構成は水
平方向１０１ならびに垂直方向１０２に拡張可能であ
り、様々な計算機能を遂行する。
ＲＡＭ）ベースのＤＳＰ１００を示している。ＤＳＰ１
００は多数の処理ユニット（ＰＵ）１１０、２つのＲＡ
Ｍ１２０、１２１のバンクおよび、処理ユニットに連結
されたキャッシュ・メモリ１３０を含む。この構成は水
平方向１０１ならびに垂直方向１０２に拡張可能であ
り、様々な計算機能を遂行する。
【０００８】各ＰＵ１１０は、フィルタリング、デシメ
ーション、補間などのデータ上での算術演算を遂行す
る。ＲＡＭ１２０、１２１はそれぞれ、ＰＵが使用する
命令およびデータを記憶する。キャッシュ１３０は、２
ポートＲＡＭ、ＦＩＦＯとして、あるいは積項論理とし
て構成することができる。マルチＰＵの同期は、データ
ＲＡＭ１２１に記憶されたＦＩＦＯ、ダブル・バッファ
などの何れかを使うことにより達成できる。
ーション、補間などのデータ上での算術演算を遂行す
る。ＲＡＭ１２０、１２１はそれぞれ、ＰＵが使用する
命令およびデータを記憶する。キャッシュ１３０は、２
ポートＲＡＭ、ＦＩＦＯとして、あるいは積項論理とし
て構成することができる。マルチＰＵの同期は、データ
ＲＡＭ１２１に記憶されたＦＩＦＯ、ダブル・バッファ
などの何れかを使うことにより達成できる。
【０００９】埋め込みＲＡＭを備えたプロセッサ・ユニ
ットは、三菱電機株式会社から入手可能であるＭ３２Ｒ
／Ｄマイクロコントローラであってもよい。Ｍ３２Ｒ／
Ｄは２メガバイトのＤＲＡＭを含む。詳細については、
三菱セミコンダクタのウェブサイト「www.mitsubishich
ips.com」を介して入手可能な「Ｍ３２０００Ｄ４ＡＦ
Ｐ ユーザーズ・マニュアル」を参照されたい。Ｍ３２
Ｒ／Ｄは、論理工程とメモリ工程との混成である工程を
使って製造される。代替的に、やはり三菱電機株式会社
製の３ＤＲＡＭフレーム・バッファ・メモリを使用して
もよい。三菱電機電子デバイス・グループ発行の「Ｍ５
Ｍ４１００９２仕様書、Ｒｅｖ３．１１」を参照された
い。３ＤＲＡＭは、メモリ・チップ自体で読み取り・修
正・書き込み操作を実行して、計算を加速する。
ットは、三菱電機株式会社から入手可能であるＭ３２Ｒ
／Ｄマイクロコントローラであってもよい。Ｍ３２Ｒ／
Ｄは２メガバイトのＤＲＡＭを含む。詳細については、
三菱セミコンダクタのウェブサイト「www.mitsubishich
ips.com」を介して入手可能な「Ｍ３２０００Ｄ４ＡＦ
Ｐ ユーザーズ・マニュアル」を参照されたい。Ｍ３２
Ｒ／Ｄは、論理工程とメモリ工程との混成である工程を
使って製造される。代替的に、やはり三菱電機株式会社
製の３ＤＲＡＭフレーム・バッファ・メモリを使用して
もよい。三菱電機電子デバイス・グループ発行の「Ｍ５
Ｍ４１００９２仕様書、Ｒｅｖ３．１１」を参照された
い。３ＤＲＡＭは、メモリ・チップ自体で読み取り・修
正・書き込み操作を実行して、計算を加速する。
【００１０】図２に示した本発明の一実施形態において
は、ＰＵは、参照することにより本明細書に含めた、１
９９０年４月７日にBaoによって出願された「Multiple
Function Processing Core for Communication Signal
s」という名称の米国特許出願第０９／２８８，０９７
号に記載された処理コア２００である。この実施形態に
おいては、命令メモリは、処理コアにおいてマルチプレ
クサ２０１〜２０３の構成を制御するのに使用される情
報を記憶し、データ・メモリはコアによって処理される
データを記憶する。ＤＳＰは、参照することにより本明
細書に含めた、１９９０年８月１７日にPoon et al.に
発行された「Universal Modem for DigitalVideo, Audi
o and Data Communications」という名称の米国特許第
５，９４０，４３８号に記載された、デジタル・オーデ
ィオ、ビデオおよびデータ通信に関する様々な基準に従
ったプログラム可能なモデムを形成するように構成する
ことができる。
は、ＰＵは、参照することにより本明細書に含めた、１
９９０年４月７日にBaoによって出願された「Multiple
Function Processing Core for Communication Signal
s」という名称の米国特許出願第０９／２８８，０９７
号に記載された処理コア２００である。この実施形態に
おいては、命令メモリは、処理コアにおいてマルチプレ
クサ２０１〜２０３の構成を制御するのに使用される情
報を記憶し、データ・メモリはコアによって処理される
データを記憶する。ＤＳＰは、参照することにより本明
細書に含めた、１９９０年８月１７日にPoon et al.に
発行された「Universal Modem for DigitalVideo, Audi
o and Data Communications」という名称の米国特許第
５，９４０，４３８号に記載された、デジタル・オーデ
ィオ、ビデオおよびデータ通信に関する様々な基準に従
ったプログラム可能なモデムを形成するように構成する
ことができる。
【００１１】代替的に、図３に示したもう１つの実施形
態においては、各ＰＵはシステムにおいて特定の機能ブ
ロックを遂行するように注文設計されている。例えば、
ブロック３００は、ＱＡＭ、ＱＰＳＫおよび８ＶＳＢフ
ォーマットでデジタル的に変調された信号を受信するこ
とができるマルチモード受信機復調器フロントエンドを
実装する。補間回路、キャリア再生、等化器およびマス
タ・クロック・モジュールなどの共通ブロックは、ＰＵ
の１つまたはＰＵのクラスタにおいてそれぞれ実装でき
る。
態においては、各ＰＵはシステムにおいて特定の機能ブ
ロックを遂行するように注文設計されている。例えば、
ブロック３００は、ＱＡＭ、ＱＰＳＫおよび８ＶＳＢフ
ォーマットでデジタル的に変調された信号を受信するこ
とができるマルチモード受信機復調器フロントエンドを
実装する。補間回路、キャリア再生、等化器およびマス
タ・クロック・モジュールなどの共通ブロックは、ＰＵ
の１つまたはＰＵのクラスタにおいてそれぞれ実装でき
る。
【００１２】ｅＲＡＭ１２０、１２１において利用可能
な高密度メモリを利用するために、計時およびキャリア
再生ブロック３０１、３０２における乗法演算は、桁移
動および加算演算のみを用いて実行される。乗算の精度
は１６または３２ビットにしても、ユーザが定義しても
よい。これは、乗算のないＤＳＰにつながる。
な高密度メモリを利用するために、計時およびキャリア
再生ブロック３０１、３０２における乗法演算は、桁移
動および加算演算のみを用いて実行される。乗算の精度
は１６または３２ビットにしても、ユーザが定義しても
よい。これは、乗算のないＤＳＰにつながる。
【００１３】図４は、キャリア再生ブロック４００を示
している。キャリア再生ブロックは、３つの乗算器４１
１〜４１３、整合フィルタ４２０、検出器４３０、ルー
プ・フィルタ４４０および数値制御された発振器（ＮＣ
Ｏ）４５０を含む。ライン上の信号４０１は、実部Ｉと
虚部Ｑを有する複合値である。
している。キャリア再生ブロックは、３つの乗算器４１
１〜４１３、整合フィルタ４２０、検出器４３０、ルー
プ・フィルタ４４０および数値制御された発振器（ＮＣ
Ｏ）４５０を含む。ライン上の信号４０１は、実部Ｉと
虚部Ｑを有する複合値である。
【００１４】図５は、タイミング再生ブロックの補間回
路４６０を示している。補間回路は、時間間隔Ｔiで補
間を提供する。補間回路は、データ・サンプルを記憶し
供給する循環バッファ・レジスタ４３６と、図示した６
４タップの補間回路フィルタ用の補間回路係数（ｃ0、
…、ｃ63）を記憶するレジスタ・フィルタ４３８と、デ
ータ信号（ｄ0、…、ｄ63）をフィルタ係数と適切に組
み合わせてデータ信号（ｚ0、…、ｚ63）を生成するベ
クトル乗算器４３３と、、データ信号をデータ・アウト
信号４９９として組み合わせる加算器４４２と、カウン
タ４４６の制御の下で必要な制御機能を提供する論理モ
ジュール４４４とを含む。図６に示したように、キャリ
ア再生ループに必要な位相角エラー５０９は、入力信号
５０１と、図４のＩ−Ｑ検出器４３０の出力レベルの共
投との間の複素積として計算される。通常は、この積は
次にスケールされるが、これにはデータ・メモリ１２１
に記憶されたスケーリング・ファクタ５２０を使った除
算５１０および積が関係する。除法演算は、前述の２つ
のＰＵ構造の何れかによって達成される。メモりに基づ
いたＰＵ構造を使用して実施されたときに、除算はスケ
ーリング・ファクタ５２０によって値（Ｙ（Ｎ））を桁
移動し、結果を新たなメモリの場所に書き換えることに
より達成される。図２のプロセッサコアに基づいたＰＵ
構造を使用して実行されたときに、結果を計算するため
にコア内の乗算器２０４が使用される。この位相エラー
の計算ならびに、入力信号のＮＣＯ４５０からの正弦出
力との複雑な乗算を伴うヘテロダイン演算は、ＣＯＲＤ
ＩＣプロセッサ６００を使用して乗算器なしの手法で実
行することができる。スケーリング・ファクタは必要に
応じて更新できる。
路４６０を示している。補間回路は、時間間隔Ｔiで補
間を提供する。補間回路は、データ・サンプルを記憶し
供給する循環バッファ・レジスタ４３６と、図示した６
４タップの補間回路フィルタ用の補間回路係数（ｃ0、
…、ｃ63）を記憶するレジスタ・フィルタ４３８と、デ
ータ信号（ｄ0、…、ｄ63）をフィルタ係数と適切に組
み合わせてデータ信号（ｚ0、…、ｚ63）を生成するベ
クトル乗算器４３３と、、データ信号をデータ・アウト
信号４９９として組み合わせる加算器４４２と、カウン
タ４４６の制御の下で必要な制御機能を提供する論理モ
ジュール４４４とを含む。図６に示したように、キャリ
ア再生ループに必要な位相角エラー５０９は、入力信号
５０１と、図４のＩ−Ｑ検出器４３０の出力レベルの共
投との間の複素積として計算される。通常は、この積は
次にスケールされるが、これにはデータ・メモリ１２１
に記憶されたスケーリング・ファクタ５２０を使った除
算５１０および積が関係する。除法演算は、前述の２つ
のＰＵ構造の何れかによって達成される。メモりに基づ
いたＰＵ構造を使用して実施されたときに、除算はスケ
ーリング・ファクタ５２０によって値（Ｙ（Ｎ））を桁
移動し、結果を新たなメモリの場所に書き換えることに
より達成される。図２のプロセッサコアに基づいたＰＵ
構造を使用して実行されたときに、結果を計算するため
にコア内の乗算器２０４が使用される。この位相エラー
の計算ならびに、入力信号のＮＣＯ４５０からの正弦出
力との複雑な乗算を伴うヘテロダイン演算は、ＣＯＲＤ
ＩＣプロセッサ６００を使用して乗算器なしの手法で実
行することができる。スケーリング・ファクタは必要に
応じて更新できる。
【００１５】ＣＯＲＤＩＣプロセッサは「The CORDIC T
rigonometric Computing Technique」、IRE Transactio
ns on Electronic Computers, V.EC-8, No. 3, pp. 330
-334, 1959において、Volderによって説明されている。
ＣＯＲＤＩＣプロセッサは座標回転装置である。ＣＯＲ
ＤＩＣアルゴリズムは、図７に示したように、点Ｍの座
標ｘ（ｍ）およびｙ（ｍ）で単純な反復桁移動および加
法／減法演算を使用して回転した座標ｘ（ｍ’）および
Ｙ（ｍ’）を得ることにより、ベクトル座標回転を遂行
する。
rigonometric Computing Technique」、IRE Transactio
ns on Electronic Computers, V.EC-8, No. 3, pp. 330
-334, 1959において、Volderによって説明されている。
ＣＯＲＤＩＣプロセッサは座標回転装置である。ＣＯＲ
ＤＩＣアルゴリズムは、図７に示したように、点Ｍの座
標ｘ（ｍ）およびｙ（ｍ）で単純な反復桁移動および加
法／減法演算を使用して回転した座標ｘ（ｍ’）および
Ｙ（ｍ’）を得ることにより、ベクトル座標回転を遂行
する。
【００１６】問題はＸ（０）およびＹ（０）を与えられ
たときにＸおよびＹを判断することである。三角法の計
算を使用して以下のように行う。
たときにＸおよびＹを判断することである。三角法の計
算を使用して以下のように行う。
【００１７】Ｘ＝Ｘ（０）ｃｏｓ．＋Ｙ（０）ｓｉｎ． Ｙ＝Ｙ（０）ｃｏｓ．−Ｘ（０）ｓｉｎ． ここで、．はＮ ＣＯＲＤＩＣ反復の後の回転角であ
る。ＣＯＲＤＩＣプロセッサにおける演算には、加算と
乗算のみが関係する。除算は、スケーリング・ファクタ
・メモリ５２０を使用して桁移動することにより遂行さ
れる。ＣＯＲＤＩＣプロセッサは、ユーザが画定するビ
ット幅を有する加算機で実行され、ＣＯＲＤＩＣのスケ
ーリング・ファクタと出力は、データ・メモリ１２０に
記憶される。
る。ＣＯＲＤＩＣプロセッサにおける演算には、加算と
乗算のみが関係する。除算は、スケーリング・ファクタ
・メモリ５２０を使用して桁移動することにより遂行さ
れる。ＣＯＲＤＩＣプロセッサは、ユーザが画定するビ
ット幅を有する加算機で実行され、ＣＯＲＤＩＣのスケ
ーリング・ファクタと出力は、データ・メモリ１２０に
記憶される。
【００１８】同じＣＯＲＤＩＣ構造はタイミング再生ブ
ロック３０１にも使用することができるが、これは、参
照することにより本明細書中に含めた１９９７年１２月
２４日にLu et al.によって出願された「Data Receiver
Having Rate Variable Symbol Timing Recovery with
Non-Synchronized Sampling」という名称の米国特許出
願第０８／９９７，７７２号に記載されたように、類似
の位相ロック回路を含み、ヘテロダインおよび複雑な乗
法演算を関係させる。したがって、上記のＣＯＲＤＩＣ
プロセッサは図５のベクトル乗算器４３３と置き換える
ことができる。
ロック３０１にも使用することができるが、これは、参
照することにより本明細書中に含めた１９９７年１２月
２４日にLu et al.によって出願された「Data Receiver
Having Rate Variable Symbol Timing Recovery with
Non-Synchronized Sampling」という名称の米国特許出
願第０８／９９７，７７２号に記載されたように、類似
の位相ロック回路を含み、ヘテロダインおよび複雑な乗
法演算を関係させる。したがって、上記のＣＯＲＤＩＣ
プロセッサは図５のベクトル乗算器４３３と置き換える
ことができる。
【００１９】従来のプログラム可能ＤＳＰおよび類似の
ＣＯＲＤＩＣの実装と比較すると、本発明によるＤＳＰ
は、１０の因数よりも大きい速度の利得を有する。従来
のＤＳＰについては、標準的な乗算器が使用されたとき
に、呼び出し時間は更に長い。
ＣＯＲＤＩＣの実装と比較すると、本発明によるＤＳＰ
は、１０の因数よりも大きい速度の利得を有する。従来
のＤＳＰについては、標準的な乗算器が使用されたとき
に、呼び出し時間は更に長い。
【００２０】ＡＳＩＣと比較すると、速度はＣＯＲＤＩ
Ｃの完全なＡＳＩＣの実装に類似する。しかし、メモリ
・バスの幅がより広く（６４ビット以上）、したがって
高速でのメモリへのアクセスが更に容易であるため、本
明細書中に記載したｅＲＡＭベースのアプローチの方
が、より精度の高いアプリケーションに関するＡＳＩＣ
の解法よりも優れている。ｅＲＡＭベースのＤＳＰ１０
０の電力消費はＡＳＩＣに類似しているが、プログラム
可能ＤＳＰよりも少ない。
Ｃの完全なＡＳＩＣの実装に類似する。しかし、メモリ
・バスの幅がより広く（６４ビット以上）、したがって
高速でのメモリへのアクセスが更に容易であるため、本
明細書中に記載したｅＲＡＭベースのアプローチの方
が、より精度の高いアプリケーションに関するＡＳＩＣ
の解法よりも優れている。ｅＲＡＭベースのＤＳＰ１０
０の電力消費はＡＳＩＣに類似しているが、プログラム
可能ＤＳＰよりも少ない。
【００２１】本発明を好適な実施形態の例によって説明
してきたが、本発明の趣旨および範囲の中で他に様々な
適用や変更を行うことができるものと理解される。した
がって、本発明の真の趣旨および範囲の中に入るかかる
全ての変形や変更を包含することが、特許請求の範囲の
目的である。
してきたが、本発明の趣旨および範囲の中で他に様々な
適用や変更を行うことができるものと理解される。した
がって、本発明の真の趣旨および範囲の中に入るかかる
全ての変形や変更を包含することが、特許請求の範囲の
目的である。
【図１】 本発明による埋め込みＲＡＭベース（方式）
のプロセッサのブロック図である。
のプロセッサのブロック図である。
【図２】 図１のｅＲＡＭベースのプロセッサを使用し
て実装されたプロセッサコアのブロック図である。
て実装されたプロセッサコアのブロック図である。
【図３】 図１のｅＲＡＭベースのプロセッサを使用し
て実装された再生回路のブロック図である。
て実装された再生回路のブロック図である。
【図４】 図１のｅＲＡＭベースのプロセッサを使用し
て実装された位相角エラー計算用回路のブロック図であ
る。
て実装された位相角エラー計算用回路のブロック図であ
る。
【図５】 信号補間回路のブロック図である。
【図６】 図１のｅＲＡＭベースのプロセッサを使用し
て実装されたＣＯＲＤＩＣ構造のブロック図である。
て実装されたＣＯＲＤＩＣ構造のブロック図である。
【図７】 ＣＯＲＤＩＣ構造による座標回転のグラフで
ある。
ある。
１００ ＤＳＰ、１１０ 処理ユニット（ＰＵ）、１２
０、１２１ ＲＡＭ、１３０ キャッシュ・メモリ、２
００ 処理コア、２０１、２０２、２０３ マルチプレ
クサ、２０４ 乗算器、３００ ブロック、３０１ タ
イミング再生ブロック、３０２、４００ キャリア再生
ブロック、４０１ 信号、４１１、４１２、４１３ 乗
算器、４２０ 整合フィルタ、４３０ 検出器、４３３
ベクトル乗算器、４３６ 循環バッファ・レジスタ、
４３８ レジスタ・ファイル、４４０ ループ・フィル
タ、４４２ 加算器、４４４ 論理回路、４４６ カウ
ンタ、４５０ 発振器（ＮＣＯ）、４６０ 補間回路、
４９９ アウト信号、５０１ 入力信号、５０９ 位相
角エラー、５１０ 除算、５２０ スケーリング・ファ
クタ・メモリ、６００ ＣＯＲＤＩＣプロセッサ。
０、１２１ ＲＡＭ、１３０ キャッシュ・メモリ、２
００ 処理コア、２０１、２０２、２０３ マルチプレ
クサ、２０４ 乗算器、３００ ブロック、３０１ タ
イミング再生ブロック、３０２、４００ キャリア再生
ブロック、４０１ 信号、４１１、４１２、４１３ 乗
算器、４２０ 整合フィルタ、４３０ 検出器、４３３
ベクトル乗算器、４３６ 循環バッファ・レジスタ、
４３８ レジスタ・ファイル、４４０ ループ・フィル
タ、４４２ 加算器、４４４ 論理回路、４４６ カウ
ンタ、４５０ 発振器（ＮＣＯ）、４６０ 補間回路、
４９９ アウト信号、５０１ 入力信号、５０９ 位相
角エラー、５１０ 除算、５２０ スケーリング・ファ
クタ・メモリ、６００ ＣＯＲＤＩＣプロセッサ。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 597067574 201 ＢＲＯＡＤＷＡＹ， ＣＡＭＢＲＩ ＤＧＥ， ＭＡＳＳＡＣＨＵＳＥＴＴＳ 02139， Ｕ．Ｓ．Ａ. (72)発明者 ジェイ・バオ アメリカ合衆国、ニュージャージー州、ブ リッジウォーター、シャファー・ロード 77 (72)発明者 トミー・シー・プーン アメリカ合衆国、ニュージャージー州、マ レイ・ヒル、マレイ・ヒル・ブルーバード 75 Ｆターム(参考） 5K004 AA05 AA08 FA03 FA05 FA06 FB03 FG02 FH01 FK07 JE03 JG01 JJ06
Claims (14)
- 【請求項１】 多数のフォーマットで符号化されたデジ
タル信号を受信し復調するデジタル信号処理装置であっ
て、 複数のプロセッサ・ユニットと、 前記複数のプロセッサ・ユニットを埋め込まれ、前記複
数のプロセッサ・ユニットに接続されたメモリと、 前記複数のプロセッサ・ユニットのそれぞれに接続され
ており、前記複数のプロセッサ・ユニットの間で通信を
行うキャッシュとを備えたデジタル信号処理装置。 - 【請求項２】 前記メモリは、データ・メモリと命令メ
モリとを含む、請求項１記載のデジタル信号処理装置。 - 【請求項３】 前記メモリと前記複数のプロセッサ・ユ
ニットは、単一の半導体チップ上に構成されている、請
求項１記載のデジタル信号処理装置。 - 【請求項４】 前記キャッシュは、２ポートＲＡＭとし
て構成されている、請求項１記載のデジタル信号処理装
置。 - 【請求項５】 前記キャッシュは、先入れ先出しバッフ
ァとして構成されている、請求項１記載のデジタル信号
処理装置。 - 【請求項６】 前記プロセッサ・ユニットおよびメモリ
は、多数のフォーマットでデジタル的に変調された信号
を受信し、前記多数のフォーマットの何れか１つに対応
して実時間で前記信号を復調することができる、マルチ
・モード受信機復調器フロント・エンドとして構成され
ている、請求項１記載のデジタル信号処理装置。 - 【請求項７】 前記プロセッサおよびメモリは、座標回
転処理機能ブロックを形成するように構成され、補間回
路およびキャリア再生ブロックを含むタイミング再生ブ
ロックにおいて、ヘテロダインおよび複雑な乗算を遂行
するのに使用される、請求項１記載のデジタル信号処理
装置。 - 【請求項８】 前記多数のフォーマットは、ＱＡＭ、Ｑ
ＰＳＫ、８ＰＳＫおよび８ＶＳＢフォーマットを含む、
請求項６記載のデジタル信号処理装置。 - 【請求項９】 前記多数のフォーマットは、キャリアレ
ス振幅位相変調を含む、請求項６記載の装置。 - 【請求項１０】 前記フロント・エンドは、キャリアを
補間して再生し、マスタ・クロック信号を均等化し生成
する、請求項６記載のデジタル信号処理装置。 - 【請求項１１】 位相角エラーは、加法および桁移動演
算のみを使用して計算される、請求項６記載のデジタル
信号処理装置。 - 【請求項１２】 タイミング信号およびキャリア信号は
再生される、請求項６記載のデジタル信号処理装置。 - 【請求項１３】 前記多数のフォーマットは、符号化さ
れた直交周波数分割多重化を含む、請求項６記載のデジ
タル信号処理装置。 - 【請求項１４】 前記多数のフォーマットは、デジタル
信号を受信して復調しながら、異なったフォーマットに
適合するように再構成された、請求項６記載のデジタル
信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/395,700 US6526110B1 (en) | 1999-09-14 | 1999-09-14 | Embedded RAM based digital signal processor |
| US09/395700 | 1999-09-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001111640A true JP2001111640A (ja) | 2001-04-20 |
Family
ID=23564130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200844A Pending JP2001111640A (ja) | 1999-09-14 | 2000-07-03 | デジタル信号処理装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6526110B1 (ja) |
| EP (1) | EP1085427A3 (ja) |
| JP (1) | JP2001111640A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004270A1 (ja) * | 2002-06-26 | 2004-01-08 | Matsushita Electric Industrial Co., Ltd. | 受信装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004008719A2 (en) * | 2002-07-12 | 2004-01-22 | Sca Technica, Inc | Self-booting software defined radio module |
| KR20060007445A (ko) * | 2003-05-27 | 2006-01-24 | 인터디지탈 테크날러지 코포레이션 | 간섭 상쇄 회로를 가지는 멀티-모드 라디오 |
| US7406328B2 (en) | 2003-09-15 | 2008-07-29 | Harris Corporation | System and method for configuring a software radio |
| WO2007014261A2 (en) * | 2005-07-25 | 2007-02-01 | Sysair, Inc. | Cellular pc modem architecture and method of operation |
| US7551988B1 (en) * | 2006-04-05 | 2009-06-23 | Rockwell Collins, Inc. | Method of software defined radio (SDR) waveform/function management |
| TWI423017B (zh) * | 2010-06-21 | 2014-01-11 | Ind Tech Res Inst | 效能調整裝置、具有此效能調整裝置的處理器及其效能調整方法 |
| US9748979B2 (en) | 2014-10-04 | 2017-08-29 | Taphere! Technology, Llc | System for providing software defined radio on a device |
| DE102016102900A1 (de) | 2016-02-18 | 2017-08-24 | Wanzl Metallwarenfabrik Gmbh | Transportwagen |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4231102A (en) * | 1978-12-21 | 1980-10-28 | Raytheon Company | Cordic FFT processor |
| US5668749A (en) * | 1995-05-04 | 1997-09-16 | Motorola, Inc. | Circuit for performing arithmetic operations in a demodulator |
| US5671257A (en) * | 1995-06-06 | 1997-09-23 | Sicom, Inc. | Symbol timing recovery based on complex sample magnitude |
| US6141740A (en) * | 1997-03-03 | 2000-10-31 | Advanced Micro Devices, Inc. | Apparatus and method for microcode patching for generating a next address |
| US6226738B1 (en) * | 1997-08-01 | 2001-05-01 | Micron Technology, Inc. | Split embedded DRAM processor |
| US6295598B1 (en) * | 1998-06-30 | 2001-09-25 | Src Computers, Inc. | Split directory-based cache coherency technique for a multi-processor computer system |
| US6321296B1 (en) * | 1998-08-04 | 2001-11-20 | International Business Machines Corporation | SDRAM L3 cache using speculative loads with command aborts to lower latency |
| US6041400A (en) * | 1998-10-26 | 2000-03-21 | Sony Corporation | Distributed extensible processing architecture for digital signal processing applications |
| US6308253B1 (en) * | 1999-03-31 | 2001-10-23 | Sony Corporation | RISC CPU instructions particularly suited for decoding digital signal processing applications |
-
1999
- 1999-09-14 US US09/395,700 patent/US6526110B1/en not_active Expired - Fee Related
-
2000
- 2000-06-27 EP EP00113566A patent/EP1085427A3/en active Pending
- 2000-07-03 JP JP2000200844A patent/JP2001111640A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004004270A1 (ja) * | 2002-06-26 | 2004-01-08 | Matsushita Electric Industrial Co., Ltd. | 受信装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1085427A2 (en) | 2001-03-21 |
| US6526110B1 (en) | 2003-02-25 |
| EP1085427A3 (en) | 2005-08-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6772181B1 (en) | Apparatus and method for trigonometric interpolation | |
| US7203718B1 (en) | Apparatus and method for angle rotation | |
| US6874006B1 (en) | Apparatus and method for rectangular-to-polar conversion | |
| US4884265A (en) | Digital demodulator for frequency-division-multiplexed signals | |
| US7184468B2 (en) | Method and system for implementing a conditional one's complement of partial address | |
| JPH05292135A (ja) | デジタル変調器 | |
| FI117493B (fi) | Suodatinapuprosessori | |
| JP2001111640A (ja) | デジタル信号処理装置 | |
| US4849706A (en) | Differential phase modulation demodulator | |
| US5828707A (en) | Differential detecting apparatus for detecting phase difference of phase-modulated signal | |
| JPH07273702A (ja) | シンボル列からなる信号を受信する受信機及びそのための等化器並びにシンボル検出方法 | |
| JPH06121286A (ja) | 高精細度テレビジョン受信機 | |
| JPH06133273A (ja) | Ｑａｍ信号処理装置 | |
| CN100488055C (zh) | 在传输和接收数字频带转换的数字信号时进行再采样的方法 | |
| JP3703083B2 (ja) | 波形発生装置 | |
| CN116961648A (zh) | 一种基于多相滤波器的高速自适应重采样方法 | |
| EP1355421A2 (en) | Digital matched filter | |
| CN117544464A (zh) | 一种高斯频移键控相位积分器的实现方法 | |
| JP2850876B2 (ja) | 変調方式 | |
| WO1998049812A1 (fr) | Circuit de modulation et terminal radio | |
| US7065145B2 (en) | Digital carrierless amplitude and phase modulation (CAP) transmitter using vector arithmetic structure (VAS) | |
| JP4307746B2 (ja) | 搬送波再生回路および復調装置 | |
| EP1198099A2 (en) | GMSK modulator, using direct digital synthesis | |
| JP3629059B2 (ja) | Ｍｌｓｅ型等化器を用いた復調装置 | |
| Fu | Efficient synchronization architectures for multimedia communications |