JP2000098002A

JP2000098002A - 半導体集積回路及びそのテスト方法

Info

Publication number: JP2000098002A
Application number: JP10270084A
Authority: JP
Inventors: Yukitaka Nakajima; 幸孝仲島
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-09-24
Filing date: 1998-09-24
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】機能試験に複雑な期待値データを作成する必
要がなく、簡単に素早くテストすることが可能で、且つ
テスト用端子数を減少させることにより、出力数が多く
とも簡単に少ないプローブ針数でテストができるように
する。【解決手段】インバータ回路の出力部には、スイッチ
回路Ｔと、任意の電圧を印加し且つそこに流れる電流を
モニタするためのテスト用端子Ｖ_testと、出力端子とが
設けられている。インバータ回路に対する入力信号を制
御することで、インバータ回路のトランジスタから出力
される出力信号の制御を行う。この出力信号に同期させ
てテスト回路（図２には図示せず）によりスイッチ回路
Ｔを制御し、テスト用端子Ｖ_testと出力端子ＯＵＴを接
続し、その時のテスト用端子Ｖ_testに流れる電流を測定
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路が
正常に動作しているかの機能試験のためのテスト方法に
関する。

【０００２】

【従来の技術】従来の半導体集積回路の機能試験は、ま
ず検査装置（テストシステム）にて生成した入力信号を
半導体集積回路の入力端子に与える。半導体集積回路
は、与えられた入力信号に基づいて内部回路が動作し、
その結果を出力端子から出力する。この出力信号を検査
装置へ入力し、あらかじめ準備しておいた期待値信号と
の比較を行い、半導体集積回路が正常に動作しているか
の機能試験をおこなっている。

【０００３】次に、従来の半導体集積回路の機能試験に
ついて詳細を述べる。図１０は、インバータ回路からな
る集積回路のブロック図である。このインバータ回路
は、ＰｃｈとＮｃｈのＣＭＯＳＦＥＴを直列に接続し
た構造である。そして、集積回路は、このインバータ回
路をｎ個有する。ＰｃｈトランジスタのソースをＶＤ
Ｄ、ＮｃｈトランジスタのソースをＧＲＤとして、両ト
ランジスタのドレインから出力する。この集積回路の機
能検査を行うのであるが、図１１に１つのインバータ回
路の検査ブロック図を示す。インバータ回路５１の入力
端子５２に、検査装置５４の入力信号を入力する。イン
バータ回路５１の出力端子５３から取り出した出力を検
査装置５４のコンパレータ５５で期待値と比較する。

【０００４】図１２は、検査装置のインバータ回路に対
する機能テストを示すタイムチャートである。図１２の
期間Ａにおいて、入力信号はＨＩＧＨレベルであり、イ
ンバータ回路５１のＰｃｈトランジスタはＯＦＦ、Ｎｃ
ｈトランジスタはＯＮすることで、インバータ回路５１
の出力端子５３には、Ｎｃｈトランジスタを経由してＧ
ＮＤレベルすなわちＬＯＷレベルが出力される。

【０００５】この出力信号を検査装置５４のコンパレー
タ５５へ入力し、あらかじめプログラミングにより設定
している期待値データと比較をおこない、一致していれ
ば良品、不一致であれば不良品というように、出力信号
から判定を行う。期間Ｂでは、期間Ａとは逆に、入力信
号はＬＯＷレベルであり、インバータ回路５１のＰｃｈ
トランジスタはＯＮ、ＮｃｈトランジスタはＯＦＦする
ことで、インバータ回路５１の出力端子にはＰｃｈトラ
ンジスタを経由してＶＤＤレベルすなわちＨＩＧＨレベ
ルが出力される。

【０００６】期間Ｃ、Ｄはインバータ回路のＮｃｈトラ
ンジスタのソース、ドレイン間がショートした不良品例
である。期間Ｄの時に、インバータ回路のＰｃｈトラン
ジスタがＯＮ、ＮｃｈトランジスタがＯＦＦすることで
良品はＶＤＤレベルが出力されるが、この場合、出力状
態はＧＮＤレベルとなり、期待値データとの不一致が発
生し、不良品と判断される。このようにして出力信号を
検査装置５４のコンパレータ５５へ入力し、あらかじめ
プログラミングにより設定された期待値データと比較を
し、判定を行うことで機能試験を実施している。

【０００７】特開平７−２６０８５７号公報には、液晶
表示装置の駆動回路における試験について記載されてい
る。図１３は、この液晶表示装置の駆動回路を示すブロ
ック図である。この液晶表示装置の駆動回路は、出力部
５出力の各チャネル間に第８テストモード信号Ｔｍ８に
より制御されるスイッチング素子ＳＷを備える出力ショ
ート回路を備えた構成である。スイッチング素子によ
り、出力部における全チャネルを横断的にショートし、
第８テストモードを個々のチャネルを１チャネルずつ順
次出力するテストモードとすれば、各チャネルの出力波
形を、ＴＣＰ上のモニターパッドＭＰで順次観測でき
る。

【０００８】また、特開平８−１８４６４６号公報に
は、特性測定ができる半導体集積回路が開示されてい
る。図１４は、この半導体集積回路を示すブロック図で
ある。テストモード時において、出力回路２ａ〜２ｄか
らの出力信号は、それぞれ対応する切替信号５ａ〜５ｄ
により制御される。切替回路６ａ〜６ｄによる出力信号
は、順次テスト用パッド４ａを介してテスト用入出力信
号として外部の検査装置に伝達され、切替回路６ｅ〜６
ｈによる出力信号は、順次テスト用パッド４ｂを介して
テスト用入出力信号として外部の検査装置に伝達され
る。

【０００９】

【発明が解決しようとする課題】図１１に示した従来の
機能試験では、試験を行う半導体集積回路に、入力信号
の供給と、それに対応して出力される出力信号の比較用
の期待値をあらかじめ検査装置５４に組み込んでおく必
要がある。一般的に半導体集積回路の機能試験は、すべ
てのインストラクションの実行とさまざまなデータの組
み合わせを入力し、それに対応した出力期待値を作成
（或いはシミュレーションを使用した自動生成）してい
るが、半導体集積回路の規模が大きくなり高機能化が進
むにつれ、半導体集積回路に与える入力信号や出力信号
を比較するための期待値データが複雑化および肥大化
し、その開発には多くの時間を必要とする。

【００１０】また、半導体集積回路の出力端子数の増大
化は、入出力端子間の微細化および端子面積の縮小へと
つながり、その結果プロービングが非常に困難となって
きている。さらに、これら半導体集積回路の機能試験を
行うための試験装置や試験治具にかける投資金額も半導
体集積回路のもつ端子数の増加に比例して増大してい
る。

【００１１】また、特開平７−２６０８５７号公報に記
載のものは、液晶パネル実装時の動作解析の容易性であ
り機能試験を行うためのものではない。付け加えるなら
ば、この技術では各出力端子間は必ずショートされるた
めに機能試験を行うことは不可能である。さらに、特開
平８−１８４６４６号公報にある従来の技術は、特性評
価の測定精度向上を目的としており、機能試験を行うた
めのものではない。

【００１２】本発明は、機能試験に複雑な期待値データ
を作成する必要がなく、簡単に素早くテストすることが
可能で、且つテスト用端子数を減少させることにより、
出力数が多くとも簡単に少ないプローブ針数でテストが
できる半導体集積回路及びそのテスト方法を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】請求項１の発明は、信号
を出力する複数の出力端子と、所定の電圧を印加し、前
記出力端子から流れる電流値を測定するためのテスト用
端子と、少なくとも測定時には、測定出力信号を出力す
る前記出力端子と前記テスト端子を接続する切換手段と
を有する半導体集積回路である。

【００１４】請求項２の発明は、請求項１記載の構成を
有する半導体集積回路のテスト方法において、半導体集
積回路に対する入力信号を制御することによって、前記
出力端子から測定出力信号を出力させ、且つ前記切換手
段により、測定出力信号を出力する前記出力端子と前記
テスト端子を接続して、所定のタイミングで前記テスト
端子により電流値を測定し、出力信号の状態を判定する
ことを特徴とする。

【００１５】請求項３の発明は、請求項２記載の半導体
集積回路のテスト方法であって、前記テスト端子におけ
る測定タイミングでは、測定出力信号を出力する前記出
力端子数が同数となるように入力信号を制御し、前記切
換手段は、前記測定出力信号を出力する出力端子に前記
テスト端子を、測定信号出力期間だけ接続することを特
徴とする。

【００１６】請求項４の発明は、請求項２記載の半導体
集積回路のテスト方法であって、前記テスト端子におけ
る測定タイミングでは、測定出力信号を出力する前記出
力端子数が同数となるように入力信号を制御し、前記切
換手段は、前記測定出力信号を出力する出力端子に前記
テスト端子を、測定出力信号の出力時点から全テストサ
イクルが終了するまで接続することを特徴とする。

【００１７】請求項５の発明は、請求項２記載の半導体
集積回路のテスト方法であって、前記切換手段は、全出
力端子を前記テスト用端子に、出力端子のいずれかが最
初に前記測定出力信号を出力する時点から全テストサイ
クルが終了するまで、接続することを特徴とする。

【００１８】請求項６の発明は、請求項３、４又は５記
載の半導体集積回路のテスト方法であって、測定タイミ
ングにおけるテスト用端子に流れる電流に対する期待値
を複数設定し、測定タイミングで前記テスト用端子に流
れる電流と前記期待値を比較することを特徴とする。

【００１９】請求項７の発明は、請求項２乃至６記載の
半導体集積回路のテスト方法であって、前記半導体集積
回路がＬＣＤドライバであることを特徴とする。

【００２０】本発明によれば、半導体集積回路の機能試
験に必要な期待値データ作成が必要なくなることによる
開発期間の短縮と、半導体集積回路が有する出力端子へ
のプロービングを必要としなくなることからのプロービ
ングの容易性、そして、機能試験を実施するのに必要で
あった試験装置のコンパレータ回路の削除やプローブカ
ードのプローブ針数の低減による投資金額の減少が可能
となる。

【００２１】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面を参照して説明する。図１は本発明に係る半
導体集積回路のブロック図である。この半導体集積回路
は、図１２に示した集積回路とは、ほぼ同じ構成であ
り、異なるのは、テスト回路１０と、各出力部に設けら
れテスト回路１０に制御されるスイッチ回路Ｔと、電流
測定をするテスト用端子Ｖ_testとを設けた点である。

【００２２】ここで、インバータ回路を１つ抜き出した
図２を用いて、測定原理を説明する。該インバータ回路
の出力部には、スイッチ回路Ｔと、任意の電圧を印加し
且つそこに流れる電流をモニタするためのテスト用端子
Ｖ_testと、出力端子とが設けられている。インバータ回
路に対する入力信号を制御することで、インバータ回路
のトランジスタから出力される出力信号の制御を行う。
この出力信号に同期させてテスト回路（図２には図示せ
ず）によりスイッチ回路Ｔを制御し、テスト用端子Ｖ
_testと出力端子ＯＵＴを接続し、その時のテスト用端子
Ｖ_testに流れる電流を測定する。こうして、この電流値
からインバータ回路の不良を判定することができる。

【００２３】図２（ａ）に示すように、テスト回路１０
によりスイッチ回路ＴをＯＮにし、テスト用端子Ｖ_test
に電圧印加してＧＮＤレベルにし、Ｐｃｈトランジスタ
をＯＮ、ＮｃｈトランジスタをＯＦＦする。すると、図
に示す矢印のように、電流がＶＤＤからテスト用端子
_testに流れる。また、図２（ｂ）に示すように、テスト
回路１０によりスイッチ回路ＴをＯＮにし、テスト用端
子Ｖ_testに電圧印加してＶＤＤレベルにし、Ｐｃｈトラ
ンジスタをＯＦＦ、、ＮｃｈトランジスタをＯＮする。
すると、図に示す矢印のように、電流がＧＮＤからテス
ト用端子Ｖ_testに流れる。

【００２４】次に、図１に示す半導体集積回路の機能試
験について説明する、図３は、上記半導体集積回路の第
１テスト方法を示すタイムチャートであり、図４は、第
２テスト方法を示すタイムチャートである。図３及び図
４におけるテスト方法では、出力端子のＨＩＧＨレベル
信号が測定出力信号である。

【００２５】まず、図３（ａ）に示すように、出力端子
（出力１〜出力ｎ）を１端子づつ、一定期間ＨＩＧＨ
（ＶＤＤ）レベル出力させる入力信号のパターンを準備
する。図３（ａ）では、各出力端子（出力１〜出力ｎ）
の出力期間が重ならないように設定するが、後述するよ
うに、重なっても構わない。図１に示した半導体集積回
路に、この入力信号のパターンを入力すると、半導体集
積回路が正常であれば、前述のように出力端子に信号が
出力されるはずである。このとき、半導体集積回路に内
蔵されたテスト回路１０により、正常な場合にＨＩＧＨ
（ＶＤＤ）レベル出力を行う出力信号に同期させて、対
応するスイッチ回路（Ｔ１〜Ｔｎ）を１端子ずつ一定期
間ＯＮさせる（図３（ｂ））。スイッチ回路（Ｔ１〜Ｔ
ｎ）のＯＮ／ＯＦＦのタイミングは、出力端子（出力１
〜出力ｎ）のＨＩＧＨ（ＶＤＤ）レベル出力のＯＮ／Ｏ
ＦＦタイミングと同じである。図２（ａ）に示すよう
に、ＰｃｈトランジスタをＯＮ、Ｎｃｈトランジスタを
ＯＦＦさせて、テスト用端子Ｖ_testをＧＮＤレベルに設
定しておけば、テスト用端子_testに流れ込む電流は図３
（ｃ）になる。

【００２６】また、図４（ａ）に示すように、全出力端
子（出力１〜出力ｎ）を１端子づつ、一定期間ＨＩＧＨ
（ＶＤＤ）レベル出力させる入力パターンを準備する。
図４（ａ）では、各出力端子（出力１〜出力ｎ）の出力
期間が重ならないように設定するが、後述するように、
重なっても構わない。この時、半導体集積回路に内蔵さ
れたテスト回路１０も、正常な場合の測定出力信号に同
期させて、スイッチ回路（Ｔ１〜Ｔｎ）を順次ＯＮ状態
にして、其の状態を保持していく。そして、最後の出力
ｎがＨＩＧＨレベルからＬＯＷレベルになったときに
（テストサイクルが終了したとき）、すべてのスイッチ
回路（Ｔ１〜Ｔｎ）をＯＦＦにする（図４（ｂ））。こ
の時、図２（ａ）に示すように、Ｐｃｈトランジスタを
ＯＮ、ＮｃｈトランジスタをＯＦＦさせて、テスト用端
子Ｖ_testをＧＮＤレベルに設定しておけば、テスト用端
子_testに流れ込む電流は図４（ｃ）になる。

【００２７】図３（ｃ）及び図４（ｃ）に示すテスト用
端子Ｖ_testの電流を所定のタイミングで測定を行う。こ
のタイミングは、図に示すように、出力信号がＨＩＧＨ
レベルからＬＯＷレベルに変化する直前のタイミングに
してある。こうして、電流値を測定することにより、内
部のインバータ回路の不良を検査することができる。

【００２８】次に、出力に不良が発生したい場合のテス
ト用端子_testにおける検出状況を説明する。図５は、不
良モデル１が生じた場合の不良検出状況を示す説明図で
ある。図５（ａ）に示すように、不良モデル１は、出力
１から測定出力信号（ＨＩＧＨレベル）が出力されず、
代わりに出力１の出力期間に出力２から測定出力信号が
出力される不良である。図３の第１テスト方法で検出し
た場合を図５（ｂ）、（ｃ）に示し、図４の第２テスト
方法で検出した場合を図５（ｄ）（ｅ）に示す。

【００２９】第１テスト方法では、出力１〜出力ｎに同
期して順次スイッチ回路Ｔ１〜ＴｎがＯＮ／ＯＦＦする
ので、出力１がＨＩＧＨレベルで出力されなければ、出
力１のＨＩＧＨレベル信号が出力されるタイミングでテ
スト用端子Ｖ_testに電流が流れず、不良は検出可能であ
る。一方、第２テスト方法では、スイッチ回路Ｔ１〜Ｔ
ｎがＯＮ状態を保持するため、テスト用端子Ｖ_testには
良品の時と変わらず電流が流れ、不良検出は不可能であ
る。

【００３０】図６は、不良モデル２が生じた場合の不良
検出状況を示す説明図である。図６（ａ）に示すよう
に、不良モデル２は、出力１のＨＩＧＨレベルの測定出
力信号が本来出力される期間以上に出力される不良であ
り、出力２の出力期間まで出力されている。図３の第１
テスト方法で検出した場合を図６（ｂ）、（ｃ）に示
し、図４の第２テスト方法で検出した場合を図６（ｄ）
（ｅ）に示す。

【００３１】第１テスト方法では、一定期間で順次スイ
ッチ回路Ｔ１〜ＴｎがＯＮ・ＯＦＦするので、出力１の
出力期間が長くてもスイッチ回路Ｔ１がＯＦＦとなっ
て、テスト用端子Ｖ_testには出力２の電流しか流れず、
不良は検出不可能である。一方、第２テスト方法では、
スイッチ回路Ｔ１〜ＴｎがＯＮ状態を保持するため、出
力２のＨＩＧＨレベルのときは、出力１と出力２の電流
がテスト用端子Ｖ_testに流れ、通常の２倍の電流が流れ
る。したがって、不良検出は可能である。

【００３２】図７は、第３のテスト方法を示すタイムチ
ャートである。この場合の測定出力信号は、ＬＯＷレベ
ル信号である。まず、図７（ａ）に示すように、全出力
端子（出力１〜出力ｎ）を１端子づつ、一定期間ＬＯＷ
（ＧＮＤ）レベルに出力させる入力パターンを準備す
る。図７（ａ）では、各出力端子（出力１〜出力ｎ）の
出力期間が重ならないように設定するが、後述するよう
に、重なっても構わない。図１に示した半導体集積回路
に、この入力信号のパターンを入力すると、前述のよう
に出力端子に信号が出力される。このとき、半導体集積
回路に内蔵されたテスト回路１０は、出力端子に同期さ
せてスイッチ回路（Ｔ１〜Ｔｎ）を１端子ずつ一定期間
ＯＮさせる（図７（ｂ））。スイッチ回路（Ｔ１〜Ｔ
ｎ）のＯＮ／ＯＦＦのタイミングは、出力端子（出力１
〜出力ｎ）のＬＯＷ（ＧＮＤ）レベル出力のＯＮ／ＯＦ
Ｆタイミングと同じである。図２（ｂ）に示すように、
ＰｃｈトランジスタをＯＦＦ、ＮｃｈトランジスタをＯ
Ｎさせて、テスト用端子Ｖ_testをＶＤＤレベルに設定し
ておけば、テスト用端子Ｖ_testに流れ込む電流は図７
（ｃ）になる。

【００３３】次に第４テスト方法を説明するが、図７
（ａ）のように出力がある場合、半導体集積回路に内蔵
されたテスト回路１０も、全出力端子に同期させてスイ
ッチ回路（Ｔ１〜Ｔｎ）を順次ＯＮ状態にして、其の状
態を保持していく。そして、最後の出力ｎがＬＯＷレベ
ルからＨＩＧＨレベルになったときに、すべてのスイッ
チ回路（Ｔ１〜Ｔｎ）をＯＦＦにする。この時、図２
（ｂ）に示すように、ＰｃｈトランジスタをＯＮ、Ｎｃ
ｈトランジスタをＯＦＦさせて、テスト用端子Ｖ_testを
ＧＮＤレベルに設定しておけば、テスト用端子_testに流
れ込む電流は図７（ｃ）になる。

【００３４】この第３及び第４テスト方法を用いて、図
５及び図６の不良を検出する場合、第１及び第２テスト
方法と同様な検出結果となる。但しテスト用端子_testの
電流波形のＨＩＧＨとＬＯＷが逆になるだけである。

【００３５】このように、第１及び第２テスト方法ある
いは第３及び第４テスト方法を組み合わせて用いれば、
不良を確実に検出できると同時に、最適な電流測定ポイ
ントを設定すれば、測定される電流値は常に一定であ
り、試験装置のコストに大きく影響する比較判定用のコ
ンパレータ回路と、判定に使用する期待値を保持してお
くためのメモリ回路が不要となり、設備投資にかかる費
用が大幅に減少できる。

【００３６】図８は、出力端子において２端子ずつＨＩ
ＧＨレベルの出力期間が重なる場合の第１テスト方法を
示している。図８（ａ）に示す出力パターンが得られる
ように、入力信号の入力パターンを準備する。図８
（ｂ）に示すように、出力信号に同期させて、対応する
スイッチ回路（Ｔ１〜Ｔｎ）を一端子ずつ一定期間ＯＮ
させる。テスト用端子Ｖ_testには、出力期間が重なる部
分は、電流が通常（１出力端子から出力される場合）の
２倍流れるだけであり、電流測定タイミングを一定期間
ごとに適切に設定すれば、複雑なテストパターンの期待
値は必要ない。このように、出力端子の状態設定は１出
力ずつ出力期間が重ならないよう変化させる必要がある
わけではなく、テストを実施しようとする半導体集積回
路の動作に適した入力パターンを作成すれば問題はな
い。なお、ここでは第１テスト方法について説明した
が、第２、第３及び第４テスト方法においても同様であ
る。また、ここでは、出力期間が重なるときは、出力端
子数は２であったが、これに限ることはなく、出力端子
数が常に同数であればよい。

【００３７】図９は、テスト用端子Ｖ_testで測定した電
流値に対応した期待値を準備し、不良検出を行う場合を
示す。図９（ａ）に示す出力パターンが得られるよう
に、入力信号の入力パターンを準備する。半導体集積回
路に入力信号を入力して、出力信号が出力されると、テ
スト回路１０は、最初の測定出力信号（集積回路が正常
な場合の信号）が得られるときから、最後の出力が得ら
れて、テストサイクルが終了するまで、スイッチ回路Ｔ
をすべてＯＮとする（図９（ｂ））。図９（ｃ）に示す
ように、入力パターンに対応した期待値を３種類（Ｈ，
Ｚ，Ｌ）を設け、図９（ａ）の出力パターンが得られる
ように、入力信号の入力パターンを準備する。このよう
に設定することにより、出力パターンを準備する必要は
あるが、期待値を必要とする端子が１端子であること、
および作成する期待値信号が単純（規則性のある）であ
ることから、作成に要する時間や労力は大幅に減少す
る。さらに、第１〜第４のテスト方法を用いると、入力
信号のバリエーションが増し、より効果的な機能試験が
実施できる。

【００３８】特に最近の液晶ドライバでは、大画面対応
とパネル当たりの使用個数低減のためにチップ当たりの
出力端子数が増大する傾向にあり、それと共に出力端子
のパッドピッチが狭小化してきており、プロービングが
困難となってきている。更に、プロービング治具はパッ
ドピッチに応じてピン１本当たりのコストが変わり（フ
ァイン化するほど高価となる）これに端子数を乗じて全
体の値段が決定される。即ち、上記液晶ドライバの例で
はプロービング治具が非常に高価となる（入力端子は数
が少なくチップ上での配置自由度も高いためパッドピッ
チを狭小化する必要性は低い）。そこで、液晶ドライバ
のテストに本発明を用いることにより、出力端子へのプ
ロービングが不要となるため、プロービングの容易化と
プロービング治具の低コスト化が図れ、よりよい効果が
得られる。

【００３９】

【発明の効果】以上のように本発明によれば、半導体集
積回路の良否判定を電源電流測定により行うために、試
験装置のコストに大きく影響する比較判定用のコンパレ
ータ回路と、判定に使用する期待値を保持しておくため
のメモリ回路が不要となり、設備投資にかかる費用が大
幅に減少できる。また、従来は出力端子の信号を取り出
すために出力端子にプロービングを行っているが、本発
明によれば出力端子へのプロービングは不必要となり、
プロービングの容易性の向上とプローブカード等の測定
治具の低コスト化も実現できる。さらに、機能試験を実
施するために従来必要であった期待値パターンの作成が
不要となるため、機能試験のためのテスト開発期間短縮
にもつながる。液晶ドライバのテストに本発明を用いる
ことにより、出力端子へのプロービングが不要となるた
め、プロービングの容易化とプロービング治具の低コス
ト化が図れ、よりよい効果が得られる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路のブロック図であ
る。

【図２】インバータ回路の測定原理図である。

【図３】半導体集積回路の第１テスト方法を示すタイム
チャートである。

【図４】半導体集積回路の第２テスト方法を示すタイム
チャートである。

【図５】不良モデル１が生じた場合の不良検出状況を示
す説明図である。

【図６】不良モデル２が生じた場合の不良検出状況を示
す説明図である。

【図７】半導体集積回路の第３のテスト方法を示すタイ
ムチャートである。

【図８】出力端子において２端子ずつＨＩＧＨレベルの
出力期間が重なる場合の第１テスト方法を示すタイムチ
ャートである。

【図９】テスト用端子Ｖ_testで測定した電流値に対応し
た期待値を準備し、不良検出を行う説明図である。

【図１０】従来のインバータ回路からなる集積回路のブ
ロック図である。

【図１１】１つのインバータ回路の検査ブロック図であ
る。

【図１２】検査装置のインバータ回路に対する機能テス
トを示すタイムチャートである。

【図１３】特開平７−２６０８５７号公報に開示された
液晶表示装置の駆動回路を示すブロック図である。

【図１４】特開平８−１８４６４６号公報に開示された
半導体集積回路を示すブロック図である。

【符号の説明】

１０テスト回路Ｐｃｈ１〜ＰｃｈｎＰチャネルトランジスタＮｃｈ１〜ＮｃｈｎＮチャネルトランジスタＴ１〜Ｔｎスイッチ回路Ｖ_test テスト用端子出力１〜出力ｎ出力端子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2G032 AA01 AB01 AC03 AD01 AD05 AE08 AE12 AF02 AF03 AG04 AG07 AG10 AK01 AK11 AK14 AK15 AL03 AL05 2G035 AA01 AC02 AC16 AD24 2H088 FA11 HA05 MA20 5F038 BE05 DF01 DT02 DT04 DT05 DT10 DT15 EZ20

Claims

【特許請求の範囲】

【請求項１】信号を出力する複数の出力端子と、所定の電圧を印加し、前記出力端子から流れる電流値を
測定するためのテスト用端子と、少なくとも測定時には、測定出力信号を出力する前記出
力端子と前記テスト端子を接続する切換手段とを有する
半導体集積回路。
【請求項２】請求項１記載の構成を有する半導体集積
回路のテスト方法において、半導体集積回路に対する入力信号を制御することによっ
て、前記出力端子から測定出力信号を出力させ、且つ前
記切換手段により、測定出力信号を出力する前記出力端
子と前記テスト端子を接続して、所定のタイミングで前
記テスト端子により電流値を測定し、出力信号の状態を
判定することを特徴とする半導体集積回路のテスト方
法。
【請求項３】前記テスト端子における測定タイミング
では、測定出力信号を出力する前記出力端子数が同数と
なるように入力信号を制御し、前記切換手段は、前記測
定出力信号を出力する出力端子に前記テスト端子を、測
定信号出力期間だけ接続することを特徴とする請求項２
記載の半導体集積回路のテスト方法。
【請求項４】前記テスト端子における測定タイミング
では、測定出力信号を出力する前記出力端子数が同数と
なるように入力信号を制御し、前記切換手段は、前記測
定出力信号を出力する出力端子に前記テスト端子を、測
定出力信号の出力時点から全テストサイクルが終了する
まで接続することを特徴とする請求項２記載の半導体集
積回路のテスト方法。
【請求項５】前記切換手段は、全出力端子を前記テス
ト用端子に、出力端子のいずれかが最初に前記測定出力
信号を出力する時点から全テストサイクルが終了するま
で、接続することを特徴とする請求項２記載の半導体集
積回路のテスト方法。
【請求項６】測定タイミングにおけるテスト用端子に
流れる電流に対する期待値を複数設定し、測定タイミン
グで前記テスト用端子に流れる電流と前記期待値を比較
することを特徴とする請求項３、４又は５記載の半導体
集積回路のテスト方法。
【請求項７】前記半導体集積回路がＬＣＤドライバで
あることを特徴とする請求項２乃至６記載の半導体集積
回路のテスト方法。