HK1161415B

HK1161415B - Sram with different supply voltages for memory cells and access logic circuitry

Info

Publication number: HK1161415B
Application number: HK12101530.1A
Authority: HK
Inventors: Brian J. Campbell; Vincent R. Von Kaenel; Gregory S. Scott; Sribalan Santhanam; Daniel C. Murray
Original assignee: Apple Inc.
Priority date: 2005-07-01
Filing date: 2012-02-16
Publication date: 2013-04-05

Claims

Integrierter Schaltkreis (10), umfassend:
mindestens einen Logik-Schaltkreis (12), versorgt von einer ersten Versorgungsspannung; und

mindestens einem Speicherschaltkreis (14), gekoppelt mit dem Logik-Schaltkreis (12) und versorgt von einer zweiten Versorgungsspannung, und wobei auf dem Speicherschaltkreis (14) in Antwort auf den Logik-Schaltkreis (12) sogar in dem Fall zugegriffen werden kann, dass die erste Versorgungsspannung kleiner ist als die zweite Versorgungsspannung während des Gebrauchs, und wobei der Speicherschaltkreis (14) eine Pegelverschiebungsschaltung (20) zum Pegelverschieben von Signalen zwischen einem ersten Spannungsbereich, der der ersten Versorgungsspannung entspricht und einem zweiten Spanungsbereich, der einer zweiten Versorgungsspannung entspricht, umfasst, um einen Zugriff von dem Logik-Schaltkreis (12) auf den Speicherschaltkreis (14) durchzuführen, wobei der Speicherschaltkreis (14) einen Wortleitungstreiberschaltkreis (22) umfasst, der durch die zweite Versorgungsspannung versorgt wird, wobei eine erste Speicherzelle (32A) von einer Vielzahl von Speicherzellen in einem Speicher-Array (24) in dem Speicherschaltkreis (14) gekoppelt ist, um eine Wortleitung von dem Wortleitungstreiberschaltkreis (22) zu empfangen, um die erste Speicherzelle (32A) für einen Zugriff zu aktivieren, und

wobei die Pegelverschiebungsschaltung (20) einen ersten Regelverschieberschaltkreis (20a oder 20b) umfasst, der mit der zweiten Versorgungsspannung versorgt ist,

dadurch gekennzeichnet, dass

der erste Pegelverschieberschaltkreis (20a oder 20b) gekoppelt ist, um ein Eingangs-Clock-Signal (gclk) und eines oder mehrere Freigabesignale (En) von einem Logik-Schaltkreis (12) zu empfangen, und wobei der erste Pegelverschiebeschaltkreis (20a oder 20b) dazu konfiguriert ist, den Pegel des Eingangs-Clock-Signals zu der zweiten Versorgungsspannung zu der ersten Versorgungsspannung zu verschieben in Antwort auf das eine oder die mehreren Freigabesignale, und wobei der erste Pegelverschieberschaltkreis gekoppelt ist, um das pegelverschobene, getastete Clock-Signal (clk_e) an den Wortleitungstreiberschaltkreis (22) zu liefern, und wobei das pegelverschobene, getastete Clock-Signal mit einem Gate von einem P-Metalloxyd-Halbleiter-Transistor (T₁₄) in den Wortleitungstreiberschaltkreis (22) verknüpft, wobei der P-Metalloxyd-Halbleiter-Transistor (T₁₄) eine Vorladung in dem Wortleitungstreiberschaltkreis (22) ausführt.
Integrierter Schaltkreis nach Anspruch 1, wobei der Speicherschaltkreis (14) von der ersten Versorgungsspannung zusätzlich zu der zweiten Versorgungsspannung versorgt wird.
Integrierter Schaltkreis nach Anspruch 1, wobei der Wortleitungstreiberschaltkreis (22) einen dynamischen Logik-Schaltkreis umfasst, und wobei das pegelverschobene, getastete Clock-Signal die Vorladung des dynamischen Logik-Schaltkreises auslöst.
Integrierter Schaltkreis nach Anspruch 3, wobei der Wortleitungstreiberschaltkreis (22) weiter verknüpft ist, um ein oder mehrere Eingangssignale, die nicht-pegelverschoben sind, zu empfangen.
Integrierter Schaltkreis nach Anspruch 4, wobei der Speicherschaltkreis (14) weiter einen Clock-Gater (26) umfasst, der verknüpft ist, um das Eingangs-Clock-Signal und das eine oder mehrere Freigabesignale zu empfangen, und wobei der Clock-Gater (26) durch die erste Versorgungsspannung versorgt wird, und wobei die zusätzlichen Eingabesignale ein nichtpegelverschobenes, getastetes Clock-Signal umfassen, das durch den Clock-Gater (26) erzeugt wurde.
Integrierter Schaltkreis nach Anspruch 5, wobei der Wortleitungstreiberschaltkreis (22) einen N-Metalloxyd-Halbleiter-Transistor (T₁₇) umfasst, der ein Gate-Terminal hat, das verknüpft ist, um das nicht-pegelverschobene, getastete Clock-Signal zu empfangen.
Integrierter Schaltkreis nach Anspruch 1, wobei die erste Speicherzelle (32A) mit einem Paar von Bit-Zeilen verknüpft ist, und wobei der Speicherschaltkreis (14) einen Bit-Zeilen-Antriebsschaltkreis (30) umfasst, der mit dem Paar von Bit-Zeilen verknüpft ist und dazu konfiguriert ist, das Paar von Bit-Zeilen zu steuern, die erste Speicherzelle (32A) zu schreiben, und wobei der Bit-Zeilen-Antriebsschaltkreis (30) von der ersten Versorgungsspannung versorgt wird.
Integrierter Schaltkreis nach Anspruch 1, wobei die erste Speicherzelle (32A) mit einem Paar von Bit-Zeilen verknüpft ist, und wobei der Speicherschaltkreis (14) eine Sense-Verstärkerschaltung (38) umfasst, die mit einem Paar von Bit-Zeilen verknüpft ist und dazu konfiguriert ist, einen Wert der ersten Speicherzelle (32A) für eine Ausgabe abzutasten, als Antwort auf ein Lesen, und wobei die Sense-Verstärkerschaltung (38) mit der ersten Versorgungsspannung versorgt wird.
Integrierter Schaltkreis nach Anspruch 1, wobei die erste Speicherzelle (32A) mit einem Paar von Bit-Zeilen verknüpft ist, und wobei der Speicherschaltkreis (14) weiter einen Bit-Zeilen-Vorladeschaltkreis (34) umfasst, der dazu konfiguriert ist, das Paar von Bit-Zeilen zum Vorbereiten für das Lesen vorzuladen, und wobei der Bit-Zeilen-Vorladeschaltkreis (34) durch die erste Versorgungsspannung versorgt wird.
Integrierter Schaltkreis nach Anspruch 1, wobei die erste Speicherzelle (32A) mit einem Paar von Bit-Zeilen verknüpft wird, und wobei der Speicherschaltkreis (14) weiter einen Bit-Zeilen-Halteschaltkreis (36) umfasst, der dazu konfiguriert ist, die Vorladung auf dem Paar von Bit-Zeilen während Zeiträumen der Inaktivität zu halten, und wobei der Bit-Zeilen-Halteschaltkreis (36) durch die erste Versorgungsspannung versorgt wird.
Ein Verfahren zum Betreiben eines Speicherschaltkreises (14) und eines Logik-Schaltkreises (12) innerhalb eines integrierten Schaltkreises (10) bei verschiedenen Versorgungsspannungen, wobei das Verfahren umfasst:
Versorgen des Logik-Schaltkreises (12) mit einer ersten Versorgungsspannung;

Versorgen des Speicherschaltkreises (14) mit einer zweiten Versorgungsspannung, wobei die erste Versorgungsspannung kleiner ist als die zweite Versorgungsspannung;

Zugriff auf den Speicherschaltkreis (14) durch den Logik-Schaltkreis (12), wobei das Zugreifen die Pegelverschiebung von Signalen zwischen einem ersten Spannungsbereich, der der ersten Versorgungsspannung entspricht, und einem zweiten Spannungsbereich, der der zweiten Versorgungsspannung entspricht, umfasst, wobei der Speicherschaltkreis (14) einen Wortleitungstreiberschaltkreis (22) umfasst, der durch die zweite Versorgungsspannung versorgt wird, wobei eine erste Speicherzelle (32A) von einer Vielzahl von Speicherzellen in einem Speicher-Array (24) in dem Speicherschaltkreis (14) verknüpft ist, um eine Wort-Leitung von dem Wortleitungstreiberschaltkreis (22) zu empfangen, um die erste Speicherzelle (32A) für einen Zugriff zu aktivieren, und wobei die Pegelverschiebungsschaltung (20) einen ersten Pegelverschieberschaltkreis (20a oder 20b) umfasst, der mit der zweiten Versorgungsspannung versorgt wird,

dadurch gekennzeichnet, dass

der erste Pegelverschieberschaltkreis (20a oder 20b) verknüpft ist, um ein Eingangs-Clock-Signal und eines oder mehrere Freigabesignale (En) von dem Logik-Schaltkreis (12) zu empfangen, und wobei die Pegelverschiebung den ersten Pegelverschieberschaltkreis (20a oder 20b), der die Eingangs-Clock-Signale (gclk) zu der zweiten Versorgungsspannung von der ersten Versorgungsspannung verschiebt in Antwort auf das eine oder mehrere Freigabesignale umfasst; und

der erste Pegelverschieberschaltkreis (20a oder 20b) das pegelverschobene, getastete Clock-Signal (clk_e) zum dem Wortleitungstreiberschaltkreis (22) liefert und wobei das pegelverschobene, getastete Clock-Signal mit einem Gate von P-Metalloxyd-Halbleiter-Transistor (T₁₄) in dem Wortleitungstreiberschaltkreis (22) verknüpft ist, wobei der P-Metalloxyd-Halbleiter-Transistor (T₁₄) eine Vorladung in dem Wortleitungstreiberschaltkreis (22) ausführt.
Das Verfahren nach Anspruch 11, wobei das Zugreifen weiter umfasst, dass ein zweites Steuerungssignal nicht an den Speicherschaltkreis (14) pegelverschoben wird.
Das Verfahren nach Anspruch 11, weiter umfassend das Versorgen eines Teils des Speicherschaltkreises (14) mit der ersten Versorgungsspannung.
Das Verfahren nach Anspruch 13, wobei der Teil eine Schaltung beinhaltet, die mit einer Vielzahl von Bit-Zeilen in dem Speicherschaltkreis (14) verknüpft ist, um Daten von dem Speicherschaltkreis (14) zu lesen.