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HK1000067B - Data processing apparatus for dynamically setting timings in a dynamic memory system - Google Patents

Data processing apparatus for dynamically setting timings in a dynamic memory system Download PDF

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Carvis Cromer Daryl
Maurice Bland Patrick
Max Stutes Roger
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Claims (9)

  1. Ein Datenverarbeitungssystem mit
    einem dynamischen Lese-/Schreibspeicher (14), der eine Vielzahl von Speichermodulen (16) enthält, von denen jedes eine Vielzahl von adressierbaren Speicherstellen enthält;
    einer Speichersteuereinheit (12), um die Funktion des Speichers zu steuern;
    einem Prozessor (10) zum Aufruf der Speicherzugriffszyklen, um Daten aus dem Speicher zu lesen und Daten in den Speicher zu schreiben, wobei der Prozessor in der Lage ist, selektiv Zugriffssignale einschließlich von Zyklusdefintions- und Adreßsignalen zu generieren, um einen Speicherzugriffszyklus auszulösen;
    und Busmitteln (30, 32, 36), die mit dem Prozessor, dem Speicher und der Speichersteuereinheit verbunden sind, um Daten und Zugriffssignale unter diesen Einheiten zu übertragen;
    wobei die Speichermodule in der Lage sind, als Reaktion auf die empfangenen Modulbetriebssignale einschließlich Zyklusdefinitions-, Zeilenadreß-, Spaltenadreß-, Zeilenadreßabtast- und Spaltenadreßabtastsignale, Daten gemäß den Zykulsdefinitionssignalen zu lesen und zu schreiben;
    wobei die Speichersteuereinheit (12) in der Lage ist, diese Modulbetriebssignale an die Speichermodule als Reaktion auf den Empfang der Zugriffssignale von dem Prozessor zu übertragen, um einen Speicherzugriffszyklus auszulösen, der dadurch gekennzeichnet wird, daß
    diese Speichersteuereinheit (12) eine Vielzahl von programmierbaren Definitionsregistern (40) enthält, um darin die Impulssteuersignale zu speichern, die den Takt der Modulbetriebssignale steuern, wobei jedes Definitionsregister mit einem der verschiedenen Speichermodule verbunden und angeordnet ist, um darin die Impulssteuersignale zu speichern, die für eines der zugehörigen Speichermodule (16) spezifisch sind, wobei die Speichersteuereinheit außerdem einen Sequenzer (80) enthält, der auf die Impulssteuersignale reagiert, um an ein ausgewähltes Speichermodul, jedesmal wenn auf diesen Speicher zugegriffen wird, Signale zu senden, wobei die jeweiligen Längen von den Impulssteuersignalen dynamisch gesteuert werden und Mittel (44), die in der Lage sind, auf diese Zugriffssignale zu reagieren, um ein Modul auszuwählen, auf das zugegriffen wird und an den Sequenzer (80) die Impulssteuersignale zu übertragen, die aus einem der Definitionsregister ausgelesen werden, die zu einem der so ausgewählten Speichermodule gehören.
  2. Ein Datenverarbeitungssystem gemäß Anspruch 1, wobei
    eines der Speichermodule (16) gemäß einem ersten Satz von Taktanforderungen zugänglich ist;
    und ein anderes der Speichermodule (16) gemäß einem zweiten Satz von Taktanforderungen zugänglich ist, der sich von dem ersten Satz unterscheidet;
    die Definitionsregister (40) programmiert sind, um die Impulssteuersignale zu liefern, welche die Taktanforderungen von beiden Speichermodulen erfüllen.
  3. Ein Datenverarbeitungssystem gemäß Anspruch 1 oder 2 mit Taktmitteln, um Taktsignale jeweils für eine feste Taktperiode zu generieren und die Taktsignale an die Steuereinheit zu übertragen; wobei die Impulssteuersignale in jedem Definitionsregister die Längen der Signale angeben, die dadurch als Anzahl von Taktperioden gesteuert werden.
  4. Ein Datenverarbeitungssystem gemäß Anspruch 3, wobei die Impulssteuersignale die RAS Vorladezeit, die RAS in CAS Zeit und die CAS Impulsbreite während der Speicherzugriffszyklen bestimmen.
  5. Ein Datenverarbeitungssystem gemäß Anspruch 1, wobei der Sequenzer (80) in der Lage ist, auf die Steuereinheit (12) zu reagieren, welche die Zugriffssignale von dem Prozessor empfängt, um durch eine Reihe von Status einschließlich eines Start Status, eines RAS Vorladestatus, eines RAS in CAS Status und einen CAS Status den Ablauf zu steuern, während die Betriebssignale an eines der Speichermodule übertragen werden.
  6. Ein Datenverarbeitungssystem gemaess Anspruch 5, wobei die Steuereinheit Mittel enthält, die auf den Empfang der Zugriffssignale reagieren, um den Sequenzer zu steuern und durch einen Seitenfehlerzyklus oder einen Seitentrefferzyklus periodisch ablaufen zu lassen, wobei der Seitenfehlerzyklus eine Reihe von allen Status ist und der Seitentrefferzyklus eine Reihe von allen Status ist - mit Ausnahme des RAS Vorladestatus.
  7. Ein Datenverarbeitungssystem gemäß Anspruch 6, wobei die Adreßsignale eine Zeilenadresse enthalten, und die Steuereinheit einen Komparator (48) enthält, um eine alte Zeilenadresse von einer Zeile zu speichern, auf die bei einem vorhergehenden Speicherzugriff zugegriffen wurde, wobei der Komparator einen Eingang enthält, um eine neue Reihenadresse von einer Speicherstelle zu empfangen, auf die zugegriffen wird und die neue Adresse mit der alten Adresse zu vergleichen und als Reaktion auf den Vergleich ein Seitentreffer-Steuersignal auszugeben.
  8. Ein Datenverarbeitungssystem gemäß Anspruch 7, wobei der Komparator (48) angeordnet ist, um das Seitentreffersignal während des Startstatus zu generieren, wobei das Seitentreffersignal benutzt wird, um den RAS Vorladestatus für einen Seitenfehlerzyklus einzugeben und den RAS in CAS Status für einen Seitentrefferzyklus einzugeben.
  9. Ein Datenverarbeitungssystem gemäß Anspruch 8, wobei der Sequenzer angeordnet ist, um die Impulssteuersignale während des RAS Vorladestatus zu empfangen, wenn ein Seitenfehlerzyklus periodisch abläuft und während des RAS in CAS Status, wenn ein Seitentrefferzyklus periodisch abläuft.
HK97101599A 1990-10-01 1997-07-23 Data processing apparatus for dynamically setting timings in a dynamic memory system HK1000067A1 (en)

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FI (1) FI914608A7 (de)
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