DE19944724A1

DE19944724A1 - Aktivmatrix-Flüssigkristallanzeigevorrichtung

Info

Publication number: DE19944724A1
Application number: DE19944724A
Authority: DE
Inventors: Hyun Chang Lee
Original assignee: LG Philips LCD Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 1998-09-19
Filing date: 1999-09-17
Publication date: 2000-08-03
Anticipated expiration: 2019-09-18
Also published as: FR2783629B1; FR2783629A1; KR20000022668A; JP4259691B2; JP2000137247A; JP4764856B2; GB2341714A; DE19944724B4; GB9922112D0; GB2341714B; JP2007304613A; KR100700415B1

Abstract

Aktivmatrix-Flüssigkristallanzeigevorrichtung, welche einen vereinfachten Schaltkreisaufbau aufweist und Flimmern und Restbilder vermeidet. Die Vorrichtung weist eine Mehrzahl von Pixeln auf, welche jeweils einen Schalt-Transistor mit einer zweiten, an eine Gateelektrode angeschlossenen Elektrode, eine erste Elektrode und eine Pixelelektrode aufweisen. Jede einer Mehrzahl von Datensignalleitungen ist mit der zweiten Elektrode verbunden, welche einen der Transistoren zugeordnet ist und jede der Mehrzahl von Gatesignalleitungen ist an die Gateelektrode angeschlossen, welche einem der Transistoren zugeordnet ist. Ein Gatetreiber ist an die Mehrzahl von Gatesignalleitungen angeschlossen und empfängt erste und zweite Spannungen und gibt eine der ersten und zweiten Spannungen zum sequentiellen Ansteuern der Gatesignalleitungen aus. Die erste Spannung wird vor dem Ansteuern nachfolgender Gatesignalleitungen geändert.

Description

Die Erfindung betrifft eine Aktivmatrix-Flüssigkristall anzeigevorrichtung, insbesondere eine Aktivmatrix- Flüssigkristallanzeigevorrichtung, welche mit einer Vorrichtung zum Anlegen eines Gateimpulses an Transistoren, welche an aus Flüssigkristallmaterial bestehende Bildelemente (oder Pixel) angeschlossen sind, versehen ist.

Herkömmliche Aktivmatrix-Flüssigkristallanzeigevorrichtungen stellen Bilder dar, indem sie die Lichtdurchlässigkeit eines Flüssigkristalls unter Verwenden eines elektrischen Feldes steuern. Wie aus Fig. 1 ersichtlich, erweist eine derartige Flüssigkristallanzeigevorrichtung einen Datentreiber 12 zum Ansteuern von Signalleitungen SL1 bis SLm eines Flüssigkristallpaneels 10 und einen Gatetreiber 14 zum Ansteuern von Gateleitungen GL1 bis GLn eines Flüssigkristallpaneels 10 auf. Bei dem Flüssigkristallpaneel 10 sind die an Signalleitungen SL und Gateleitungen GL angeschlossenen Pixel 11 zu einer Aktivmatrix angeordnet. Jedes Pixel 11 weist eine Flüssigkristallzelle Clc, welche zum Steuern einer durchzulassenden Lichtmenge auf ein Datenspannungssignal DVS von der Signalleitung EL zum Steuern einer durchzulassenden Lichtmenge reagiert, und einen Dünnschichttransistor (TFT) CMN auf, welcher zum Schalten des Datenspannungssignals DVS, welches von der Signalleitung SL an die Flüssigkristallzelle Clc angelegt werden soll, auf ein Abtastsignal SCS von der Gateleitung GL reagiert. Da die Gateleitungen GL1 bis GLn sequentiell angesteuert werden, legt der Datentreiber 12 das Datenspannungssignal DVS an alle Signalleitungen SL1 bis SLm an. Der Gatetreiber 14 erlaubt ein sequentielles Ermöglichen der Gateleitungen GL1 bis GLn für jedes Horizontal-Synchronintervall durch sequentielles Anlegen des Abtastsignals SCS an die Gateleitungen GL1 bis GLn. Hierzu weist der Gatetreiber 14 ein Schieberegister 16, welches auf einen Gatestartimpuls GSP von einer Steuerleitung CL und ein Gateabtasttaktsignal GSC von einer Gatetaktleitung GCL reagiert, und einen Pegelheber 18 auf, welcher zwischen dem Schieberegister 16 und den Gateleitungen GL1 bis GLn angeschlossen ist. Das Schieberegister 16 gibt den Gatestartimpuls GSP von der Gatesteuerleitung CL an einen der n Ausgangsanschlüsse QT1 bis QTn aus und reagiert gleichzeitig auf den Gateabtasttakt GSC, um den Gatestartimpuls GSP von dem ersten Ausgangsanschluß QT1 sequentiell zu dem n-ten Ausgangsanschluß QTn zu schieben. Der Pegelheber 18 erzeugt durch Verschieben der Spannungspegel der Ausgangssignale des Schieberegisters 16 n Abtastsignale SCS. Hierzu weist der Pegelheber 18 n Inverter 19 auf, welche jeweils zwischen die n Ausgangsanschlüsse QT1 bis QTn des Schieberegisters 16 und die n Gateleitungen GL1 bis GLn angeschlossen und von einer ersten und einer zweiten Spannungsleitung FVL bzw. SVL, mit niedrigem bzw. hohem Gatespannungspegel Vgl bzw. Vgh versorgt sind. Die Inverter 19 legen selektiv eine der niedrigen und der hohen Gatespannungen Vgl bzw. Vgh entsprechend einem logischen Zustand am Ausgangsanschluß QT des Schieberegisters 16 an die Gateleitung GL an. Dementsprechend weist nur eines der n Abtastsignale SCS den hohen Gatespannungspegel Vgh auf.

In diesem Fall wird der ein Abtastsignal SCS mit dem hohen Gatespannungspegel Vgh von der Gateleitung GL empfangende TFT CMN eingeschaltet, und während des Einschaltintervalls des TFT CMNN wird die Datensignalspannung DVS in die Flüssigkristallzelle Clc geladen. Die Spannung, die auf diese Weise in die Flüssigkristallzelle Clc geladen worden ist, fällt beim Ausschalten des TFT CMN ab und ist aufgrund dessen niedriger als die Spannung der Datensignalspannung DVS. Dementsprechend wird eine der Differenz zwischen jener Spannung, welche in die Flüssigkristallzelle geladen worden ist, und, der Datensignalspannung DVS entsprechende Speisespannung Vp erzeugt. Diese Speisespannung Vp wird von einer zwischen dem Gateanschluß des TFT CMN und der Flüssigkristallzelle Clc existierenden parasitären Kapazität erzeugt, welche die durchgelassene Lichtmenge an der Flüssigkristallzelle Clc periodisch verändert. Aufgrund dessen werden bei dem auf dem Flüssigkristallpaneel dargestellten Bild ein Flimmern sowie ein Restbild erzeugt.

Um diese Speisespannung Vp zu unterdrücken wurden, wie aus Fig. 1, ersichtlich ein Hilfskondensator Cst zu den Flüssigkristallzellen parallel geschaltet. Der Hilfskondensator Cst gleicht die Flüssigkristallzellenspannung aus, wenn der TFT CMN ausgeschaltet wird, wodurch die Speisespannung Vp, wie durch folgende Formel dargestellt ist, gedämpft wird:

wobei Von die Spannung an der Gateleitung nach dem Einschalten des IFT CMS darstellt, Voff die Spannung an der Gateleitung-GL nach dem Ausschalten des TFT CMS darstellt, und Cgs den Kapazitätswert einer zwischen dem Gateanschluß des TFT CMN und der Flüssigkristallzelle existierenden parasitären Kapazität darstellt. Wie aus Formel 1 ersichtlich ist, verringert sich die Speisespannung Vp abhängig von der Spannungsdifferenz an der Gateleitung GL nach Ein- bzw. Ausschalten des TFT CMN.

Um die Speisespannung Vp ausreichend abzudämpfen, muß der Kapazitätswert des Hilfskondensators Cst erhöht werden. Dies verringert jedoch das Öffnungsverhältnis der Anzeigefläche, so daß es unmöglich ist, einen ausreichenden Anzeigekontrast zu erreichen. Daher ist es schwierig, die Speisespannung Vp mittels des Hilfskondensators Cst ausreichend zu dämpfen.

Als andere Alternative zum Dämpfen der Speisespannung Vp wurde eine Flüssigkristallanzeigevorrichtung vorgeschlagen, welche ein Abtastsignalsteuersystem verwendet, welches einen sanften Abfall der fallenden Kante des Abtastsignal SCS ermöglicht. Bei der Flüssigkristallanzeigevorrichtung mit einem Abtastsignalsteuer system verändert sich die fallende Kante des Abtastsignals SCS in Form einer linearen Funktion, wie aus Fig. 2A ersichtlich, in Form einer Exponentialfunktion, wie aus Fig. 2B ersichtlich oder, in Form einer Rampenfunktion, wie aus Fig. 2C ersichtlich. Beispiele solcher Flüssigkristallanzeigevorrichtungen mit Ab tastsignalsteuersystem sind in den japanischen Offenlegungs schriften Nr. 1994-110035 und 1997-258174 sowie in der US Pa tentschrift Nr. 5,587,722 offenbart. Jedoch erfordern diese Flüssigkristallanzeigevorrichtungen mit Abtastsignalsteuersystem Schaltkreismodifikationen des Gatetreibers oder einen neuen Wellenform-Modifizierungsschaltkreis, welcher zwischen dem Gate treiber und jeder Gateleitung des Flüssigkristallpaneels an zuordnen ist. Der in dem US-Patent Nr. 5,587,722 beschriebene Gatetreiber weist eine komplexe Verschaltung auf und verbraucht eine große Menge an Energie, da in einem Gatetreiberchip ein Schaltkreis ausgebildet ist, welcher es ermöglicht, daß die fallende Kante des Abtastsignals stufenweise verläuft.

Wie beispielsweise aus Fig. 3 ersichtlich weist die in der japanischen Offenlegungsschrift Nr. 1994-110035 offenbarte Flüs sigkristallanzeigevorrichtung mit Abtastsignalsteuersystem einen Integrierer 22 auf, welcher zwischen eine Abtasttreiberzelle 20 und eine Gateleitung GL geschaltet ist. Der Integrierer 22 weist einen Widerstand R1 zwischen der Abtasttreiberzelle 20 und der Gateleitung GL, und eine zwischen die Gateleitung GL und die Masseleitung geschaltete Kapazität C1 auf. Der Integrierer 22 integriert ein von der Gatetreiberzelle 20 an die Gateleitung GL anzulegendes Abtastsignal SCS und ändert dabei die Form der fallenden Kante des Abtastsignal SCS in die Form einer Exponen tialfunktion. Ein von einem Pixel 11 aufgewiesener TFT CMN, ist eingeschaltet, bis die Spannung des Abtastsignals SCS von der Gateleitung GL unter seine Schwellenspannung fällt. Zu diesem Zeitpunkt wird die in der Flüssigkristallzelle Clc gespeicherte elektrische Ladung durch Cgs in die Gateleitung GL gepumpt. Jedoch wird mittels der Datensignalspannung DVS, welche durch den TFT CMN von einer Signalleitung SL passiert, ausreichend elektrische Ladung in die Flüssigkristallzelle Clc geladen. Daher fällt die Ladespannung der Flüssigkristallzelle Clc nicht ab. Dann ist die elektrische Ladungsmenge, welche von der Flüs sigkristallzelle Clc in die Gateleitung GL gepumpt wird sehr gering, da die Größe der Spannungsschwankung in der Gateleitung GL maximal der Schwellenspannung des TFT CMN entspricht, wenn die Spannung des Abtastsignals SCS an der Gateleitung GL unter die Schwellenspannung des TFT CMN fällt. Daher kann die Speise spannung Vp ausreichend gedämpft werden.

Bei der oben beschriebenen Flüssigkristallanzeigevorrichtung mit Abtastsignalsteuersystem wird die Schaltkreiskonfiguration sehr komplex, da zum Dämpfen der Speisespannung Vp in erforderlichem Maße zum Reduzieren von Flimmern oder Restbildern für jede Gate leitung ein Wellenform-Modifizierungschaltkreis, wie beispiels weise ein Integrierer, hinzugefügt werden muß. Außerdem ver ändert sich auch die steigende Flanke des Abtastsignals aufgrund des Wellenform-Modifizierungsschaltkreises langsam und die La dungsinitialisierungszeit der Flüssigkristallzelle ist verlän gert.

Die US Patentschrift Nr. 5,587,722 offenbart ein Schieberegister 3, welches selektiv die Versorgungsspannungen VVDD und VVDD.R1/(R1 + R2) empfängt, wie aus Fig. 4 ersichtlich. Das Schie beregister 3 reagiert auf die Versorgungsspannungen VVDD und VVDD.R1/(R1 + R2) und erzeugt einen gestuften Impuls. Jedoch muß das Schieberegister 3 mit hoher Spannung betrieben werden, da die Versorgungsspannung VVDD gleich der Gatespannung mit hohem Pegel ist, welche an die Gateleitungen des Flüssigkristallpa neels angelegt wird. Anders ausgedrückt arbeiten die Inverter 5, 6 und 9 des Schieberegisters 3 mit etwa 25 V Ansteuerspannung, wenn die Maximalspannung zum Einschalten des TFT eine Spannung von 2,5 V ist. Aufgrund dessen verbraucht die in der US Patent schrift Nr. 5,587,722 offenbarte Aktivmatrix-Flüssigkristall anzeigevorrichtung große Energiemengen.

Dementsprechend ist es ein Ziel der Erfindung, eine Flüssigkristallanzeigevorrichtung, ein Verfahren zu deren Herstellung und ein Verfahren zu deren Betrieb zu schaffen, welche Flimmern und Restbilder vermeiden und den Schaltkreisaufbau vereinfachen.

Zum Erreichen des erfindungsgemäßen Ziels weist eine Flüssigkristallanzeigevorrichtung nach einer ersten bevorzugten Ausführungsform der Erfindung eine Mehrzahl von Schalttransistoren aufweisenden Pixeln, wobei jeder Schalttransistor eine an eine Pixelelektrode angeschlossene Elektrode und eine Gateelektrode aufweist, eine Mehrzahl von an die mit einem der Transistoren verbundene Elektrode angeschlossenen Datensignalleitungen, eine Mehrzahl von an die mit einem der Transistoren verbundenen Gateelektroden angeschlossenen Gateleitungen und einen Gatetreiber auf, welcher an die Mehrzahl von Gatesignalleitungen angeschlossen ist. Der Gatetreiber empfängt eine erste und eine zweite Spannung und gibt mindestens eine der ersten und der zweiten Spannungen derart aus, daß die Gatesignalleitungen sequentiell angesteuert werden, wobei sich die erste Spannung vor dem Ansteuern sukzessiver Gatesignalleitungen ändert. Der Gatetreiber weist ein Schieberegister zum Erzeugen von jeweils an die Gateleitungen anzulegenden Abtastsignalen auf, wobei das Schieberegister auf einen Gateabtasttakt reagiert. Ferner weist der Gatetreiber einen Pegelheber, welcher die erste und die zweite Spannung zum Erzeugen jedes Spannungspegels der Abtastsignale verwendet, und eine Spannungssteuerung auf, welche die erste, an den Pegelheber angelegte Spannung vor dem Abtrennen der Abtastsignale ändert. Bevorzugt ist der Minimalwert der ersten Spannung der größer als der Maximalwert der zweiten Spannung.

Gemäß einem Aspekt der Erfindung wird die erste Spannung vor dem Ansteuern der sukzessiven Gatesignalleitungen erniedrigt. Insbesondere wird die erste Spannung exponentiell, linear oder stufenweise erniedrigt.

Gemäß einem andern Aspekt der Erfindung weist die Spannungssteuerung einen Schalter zum Abtrennen der ersten an den Pegelheber angelegten Spannung vor dem Abtrennen des Abtastsignals, und einen Entladepfad auf, welcher an den Pegelheber während der Periode, in welcher das Abtastsignal mittels des Schalters abgetrennt wird, angelegt ist. Der Schalter und das Schieberegister reagieren auf den Gateabtasttakt. Die Spannungssteuerung kann auch eine Zeitsteuerung zum Steuern des Schalters aufweisen.

Alternativ dazu weist die Spannungsteuerung einen Eingangsanschluß zum Empfangen der ersten Spannung, einen ersten, zwischen dem Eingangsanschluß und einem Eingangsanschluß des Pegelhebers angeschlossenen Widerstand, einen ersten Steuerschalter und einen zweiter Widerstand, welcher in Serie zwischen dem Eingangsanschluß des Pegelhebers und die Masseleitung geschaltet ist, und einen zweiten Steuerschalter auf, welcher parallel zu dem ersten Widerstand geschaltet ist, wobei der zweite Steuerschalter alternativ zu dem ersten Steuerschalter betrieben wird.

Gemäß einem weiteren Aspekt der Erfindung, weist die Spannungssteuerung einen Schalter auf, welcher auf ein Gateausgangsfreigabesignal reagiert und zwischen die erste Spannung und den Pegelheber geschaltet ist. Bevorzugt ist das Gateausgangsfreigabesignal eine Inversion des Gateabtasttaktes.

Ein Verfahren zum Ansteuern einer Flüssigkristallanzeigevorrichtung nach einem weiteren Aspekt der Erfindung weist folgende Schritte auf: Eingeben einer ersten Spannung und einer periodisch veränderlichen zweiten Spannung, Anlegen der zweiten Spannung über eine Schaltvorrichtung an die Gateleitung, und Anlegen der ersten Spannung über die Schaltvorrichtung an die Gateleitung, wobei die Schaltvorrichtung von dem Schieberegister gesteuert wird, wobei der Minimalwert der zweiten Spannung größer ist als der Maximalwert der ersten Spannung.

Die Erfindung wird unter Bezugnahme auf die Zeichnungen näher erläutert. In der Zeichnung zeigen:

Fig. 1 ein Schaltbild einer herkömmlichen Flüssigkris tallanzeigevorrichtung,

Fig. 2A-2C die Graphen von Abtastsignalen mit langsam ver änderter fallender Flanke,

Fig. 3 das Schaltbild einer herkömmlichen Flüssigkris tallanzeigevorrichtung, welche das Abtastsignal nach Fig. 2B verwendet,

Fig. 4 das Schaltbild einer herkömmlichen Flüssigkris tallanzeigevorrichtung,

Fig. 5 das Schaltbild einer Flüssigkristallanzeigevor richtung nach einer ersten bevorzugten Aus führungsform der Erfindung,

Fig. 6 das Schaltbild einer Flüssigkristallanzeigevor richtung nach einer zweiten bevorzugten Aus führungsform der Erfindung,

Fig. 7 den Signalverlauf der Signale der Flüssigkris tallanzeigevorrichtung nach Fig. 6,

Fig. 8 ein Schaltbild einer Flüssigkristallanzeigevor richtung nach einer dritten bevorzugten Aus führungsform der Erfindung,

Fig. 9 den Signalverlauf des Gatespannungssignals mit hohem Pegel und des Abtastsignals,

Fig. 10 das Schaltbild einer Flüssigkristallanzeigevor richtung nach einer vierten bevorzugten Aus führungsform der Erfindung,

Fig. 11 das Schaltbild einer Flüssigkristallanzeigevor richtung nach einer fünften bevorzugten Aus führungform der Erfindung,

Fig. 12 den Signalverlauf des Abtastsignals und des Datenspannungssignals der Gateleitung bzw. der Signalleitung der Flüssigkristallanzeigevor richtung nach der ersten bis fünften bevorzug ten Ausführungsform der Erfindung,

Fig. 13 ein Schaltbild einer Flüssigkristallanzeigevor richtung nach einer sechsten bevorzugten Aus führungsform der Erfindung,

Fig. 14 den Signalverlauf jedes Ausgangssignals der aus Fig. 13 ersichtlichen Flüssigkristallanzeigevor richtung,

Fig. 15 den Signalverlauf des Abtastsignals und des Da tenspannungssignals der Gateleitung bzw. der Si gnalleitung der Flüssigkristallanzeigevorrichtung aus Fig. 13,

Fig. 16 das Schaltbild einer anderen Ausführungsform der Spannungssteuerung der Flüssigkristallanzeigevor richtung aus Fig. 13,

Fig. 17 den Signalverlauf des Ein- und Ausgangssignals der Spannungssteuerung aus Fig. 16,

Fig. 18 das Schaltbild einer Flüssigkristallanzeigevor richtung nach einer siebten bevorzugten Aus führungsform der Erfindung,

Fig. 19 den Signalverlauf der Ausgangssignale der Flüssigkristallanzeigevorrichtung nach Fig. 6 (18?),

Fig. 20 das Schaltbild eines Leitungs-Abtastschaltkreises zum Ansteuern einer der Gateleitungen der Flüssigkristallanzeigevorrichtung nach Fig. 18,

Fig. 21 ein Schaltbild einer Flüssigkristallanzeigevor richtung nach einer achten bevorzugten Aus führungsform der Erfindung,

Fig. 22a einen Signalverlauf, aus welchem das von der er findungsgemäßen Flüssigkristallanzeigevorrichtung erzeugte Abtastsignal ersichtlich ist,

Fig. 22b einen Signalverlauf, aus welchem der Verlauf eines durch eine herkömmliche Flüssigkristallanzeige vorrichtung erzeugten Abtastsignals ersichtlich ist,

Fig. 23a einen Signalverlauf der gegenwärtigen Charak teristik einer erfindungsgemäßen Flüssigkristall anzeigevorrichtung,

Fig. 23b einen Signalverlauf, aus welchem die gegenwärtige Charakteristik einer herkömmlichen Flüssigkris tallanzeigevorrichtung ersichtlich ist,

Fig. 24 ein detailliertes Schaltbild der Spannungssteuerung nach Fig. 21,

Fig. 25 einen Tab-Typ einer erfindungsgemäßen Flüssigkris tallanzeigevorrichtung, und

Fig. 26 einen COG-Typ einer erfindungsgemäßen Flüssigkris tallanzeigevorrichtung.

Aus Fig. 5 ist eine Flüssigkristallanzeigevorrichtung nach einer ersten bevorzugten Ausführungsform ersichtlich, welche einen Datentreiber 32 zum Ansteuern der Signalleitungen SL1 bis SLm eines Flüssigkristallpaneels 30 und einen Gatetreiber 34 zum Ansteuern der Gateleitungen GL1 bis GLn des Flüssigkristall paneels 30 aufweist. Bei dem Flüssigkristallpaneel 30 sind an die Signalleitungen SL und die Gateleitungen GL angeschlossene Pixel zu einer Aktivmatrix angeordnet. Jedes Pixel 31 weist eine Flüssigkristallzelle Clc zum Steuern einer durchgelassenen Lichtmenge, welche auf ein Datenspannungssignal DVS von der Signalleitung SL reagiert, und einen Dünnschichttransistor (TFT) CNN, welcher zum Schalten des Datenspannungssignals DVS, welches von der Signalleitung SL an die Flüssigkristallzelle Clc anzulegen ist, auf ein Abtastsignal SCS von der Gateleitung GL reagiert. Außerdem weist jedes Pixel einen Hilfskondensator Cst auf, welcher parallel zu der Flüssigkristallzelle Clc angeschlossen ist. Dieser Hilfskondensator Cst dient zum Puffern einer Ladespannung der Flüssigkristallzelle Clc. Da die Gateleitungen GL1 bis GLn sequentiell angesteuert werden, legt der Datentreiber 32 das Datenspannungssignal DVS an alle Signalleitungen SL1 bis SLm an. Der Gatetreiber 34 ermöglicht, daß die Gateleitungen GL1 bis GLn für jedes Horizontal-Synchron intervall sequentiell durch sequentielles Anlegen des Abtastsignals SCS an die Gateleitungen GL1 bis GLn freigegeben werden.

Der Gatetreiber 34 weist ein Schieberegister 36 auf, welches auf einen Gatestartimpuls GSP von einer Steuerleitung CL und einen Gateabtasttakt GSC von einer Gatetaktleitung GCL reagiert. Ferner weist der Gatetreiber 34 einen Pegelheber 38 auf, welcher zwischen das Schieberegister 36 und die Gateleitungen GL1 bis GLn geschaltet ist. Das Schieberegister 36 gibt den Gatestartimpuls GSP von der Steuerleitung CL an einen der n Ausgangsanschlüsse QT1 bis QTn aus und reagiert gleichzeitig auf den Gateabtasttakt GSC, um dabei den Gatestartimpuls GSP sequentiell von dem ersten Ausgangsanschluß QT1 zu dem n-ten Ausgangsanschluß QTn zu verschieben. Das Schieberegister 36 wird mit einer Ansteuerspannung VCC für integrierte Schaltkreise von 5 V betrieben, welche einem logischen Spannungspegel entspricht.

Der Pegelheber 38 erzeugt n Abtastsignale SCS durch ein Verschieben von Spannungspegeln der Ausgangssignale des Schieberegisters 36. Hierzu weist der Pegelheber 38 n Steuerschalter 39 auf, welche jeweils zwischen die n Ausgangsanschlüsse QT1 bis QTn des Schieberegisters 36 und die n Gateleitungen GL geschaltet sind, und von welchem Gatespannungen mit hohem und niedrigem Pegel Vgh bzw. Vgl von der ersten bzw. zweiten Spannungsleitung SVL bzw. FVL zu schalten. Der Steuerschalter 39 liefert selektiv eine der niedrigen und hohen Gatespannungspegel Vgl und Vgh an die Gateleitung GL in Übereinstimmung mit dem logischen Zustand des Ausgangsanschluß QT des Schieberegisters 36. Daher hat nur eines n Abtastsignale SCS den hohen Gatespannungspegel Vgh. In diesem Fall wird der mit dem hohem Gatespannungspegel Vgh versorgte TFT CMN an der Gateleitung GL eingeschaltet, und daher wird während des Einschaltintervalls des TFT CMN die Flüssigkristallzelle Clc auf die Datensignalspannung DVS aufgeladen. Jeder dieser Steuerschalter 39 kann durch einen Puffer ersetzt sein, bei welchem der niedrige und hohe Gatespannungspegel Vgl bzw. Vgh dessen Betriebsspannung darstellen.

Die Flüssigkristallanzeigevorrichtung nach der ersten bevorzugten Ausführungsform der Erfindung weist fernen einen Niedrigpegel-Gatespannungsgenerator 40, welcher an die erste Spannungsleitung FVL angeschlossen ist, und einen Hochpegel- Gatespannungsgenerator 42 auf. Der Niedrigpegel- Gatespannungsgenerator 40 erzeugt eine Gatespannung Vgl mit niedrigem Pegel, deren Spannungspegel von diesem konstant gehalten oder periodisch verändert wird und von diesem an die n Steuerschalter 39 ausgegeben wird, welche an die erste Spannungsleitung FVL angeschlossen sind. Die von dem Niedrigpegel-Gatespannungsgenerator 40 erzeugte Gatespannung mit niedrigem Pegel Vgl kann die Form eines Wechselstromsignals haben, wie beispielsweise eine bestimmte Periodenzahl von Impulssignalen.

Der Hochpegel-Gatespannungsgenerator 42 erzeugt eine Gatespannung Vgh mit hohem Pegel, welche sich während jeder Periode eines Horizontal-Synchronsignals in vorbestimmter Form verändert, wie beispielsweise ein Wechselstromsignal. Die Gatespannung Vgh mit hohem Pegel hat eine langsam veränderliche fallende Flanke. Die fallende Flanke des Gatespannungssignals Vgh mit hohem Pegel wird in die Form einer linearen Funktion, einer Exponentialfunktion oder einer Rampenfunktion verändert.

Zum Erzeugen einer derartigen Gatespannung Vgh mit hohem Pegel weist der Hochpegel-Gatespannungsgenerator 42 einen Hochpegel- Spannungsgenerator 44 zum Erzeugen einer Spannung mit hohem Pegel, eine Spannungssteuervorrichtung 46, welche zwischen den Hochpegel-Spannungsgenerator 44 und die zweite Spannungsleitung SVL geschaltet ist, und eine Zeitsteuervorrichtung 48 zum Steuern einer Pegelkontrollzeit der Spannungssteuervorrichtung 46. Der Hochpegel-Spannungsgenerator 44 liefert eine Spannung VDD mit hohem Pegel in der Form von Gleichstrom mit konstant gehaltenen Spannungspegel stabil an die Spannungssteuervorrichtung 46. Die Spannungssteuervorrichtung 46 gibt die Hochpegel-Spannung VDD periodisch an die n Steuerschalter 39 ab, welche an die zweite Spannungsleitung SVL angeschlossen sind, und ermöglicht gleichzeitig, daß die an die zweite Spannungsleitung SVL angelegte Spannung in irgendeine der oben erwähnten Funktionsformen herabgesetzt wird.

Zum langsamen Ändern der fallenden Flanke des Spannungssignals an der zweiten Spannungsleitung SVL verwendet die Spannungsvorrichtung 46, z. B. einen parasitären Widerstand Rp und einen parasitären Kondensator Cp, welche in den Gateleitungen GL des Flüssigkristallpaneels 30 existieren. Die Zeitsteuervorrichtung 48 reagiert auf ein Horizontal- Synchronsignal HS von einer Sychronisierungssignalleitung SCL und auf einen Datentakt DCLK von einer Datentaktleitung DCL, um eine Spannungs-Schaltzeit und einen Spannungs-Steuerzeit der Spannungssteuervorrichtung 46 zu bestimmen. Zu diesem Zweck kann die Zeitsteuervorrichtung 48 einen Zähler aufweisen, welcher durch das Horizontal-Synchronsignal HS initialisiert wird und den Datentakt DCLK zählt, sowie einen logischen Kombinierer (nicht gezeigt) zum logischen kombinieren von Ausgangssignalen des Zählers zum Steuern der Spannungssteuervorrichtung 46.

Wie oben beschrieben, wird die fallende Flanke des Abtastsignals SCS, welches an die Gateleitung GL des Flüssigkristallpaneels 30 angelegt wird, langsam verändert, da die Gatespannung Vgh mit hohem Pegel an der zweiten Spannungsleitung SVL eine fallende Flanke aufweist, welche in die Form von Wechselstrom abgeändert und langsam verringert wird. Der TFT CMN in dem Pixel 31 ist eingeschaltet, bis eine Spannung des Abtastsignals SCS von der Gateleitung GL unter seinen Schwellenwert fällt. Zu diesem Zeitpunkt wird in einer Flüssigkristallzelle Clc gespeicherte elektrische Ladung in die Gateleitung GL gepumpt. Jedoch wird ausreichend elektrische Ladung mittels eines Datenspannungssignals DVS, welches den TFT CNN von einer Signalleitung SL aus passiert, in die Flüssigkristallzelle Clc geladen. Deswegen fällt die Ladespannung der Flüssigkristallzelle Clc nicht ab. Dann wird die elektrische Ladungsmenge, welche von der Flüssigkristallzelle Clc in die Gateleitung GL gepumpt wird sehr gering, da die Größe der Spannungsänderung der Gateleitung GL maximal der Schwel lenspannung des TFT CMN entspricht, wenn die Spannung des Abtastsignals SCS an der Gateleitung GL unter eine Schwellenspannung des TFT CMN fällt. Daher kann die Speisespannung Vp erfolgreich gedämpft werden.

Aus Fig. 6 ist eine Flüssigkristallanzeigevorrichtung nach einer zweiten bevorzugten Ausführungsform der Erfindung ersichtlich. Bei der Flüssigkristallanzeigevorrichtung nach Fig. 6 verwendet eine Spannungssteuervorrichtung 46 einen parasitären Widerstand Rp und einen parasitären Kondensator Cp einer Gateleitung GL zum Ändern der fallenden Flanke einer Hochpegel-Gatespannung Vgh und der fallenden Flanke eines Abtastsignals SCS in Form einer Exponentialfunktion. Die Flüssigkristallanzeigevorrichtung nach Fig. 6 weist einen Gatetreiber 34 zum Ansteuern einer Gateleitung GL eines Flüssigkristallpaneels 30 auf. Das Flüssigkristallpaneel 30 weist ein Pixel 31 auf, welches an eine Signalleitung SL und an die Gateleitung GL angeschlossen ist. Das Pixel 31 weist eine Flüssigkristallzelle Clc auf, welche zum Steuern einer durchtretenden Lichtmenge auf ein Datenspannungssignal DVS von der Signalleitung SL reagiert, sowie einen TFT CNN, welcher zum Schalten des Datenspannungssignals DVS, welches von der Signalleitung SL an die Flüssigkristallzelle Clc angelegt werden soll, auf ein Abtastsignal SCS von der Gateleitung GL reagiert. Außerdem weist das Pixel 31 einen zu der Flüssigkristallzelle Clc parallel geschalteten Hilfskondensator Cst auf.

Bei der zweiten Ausführungsform weist der Gatetreiber 34 eine Schieberegisterzelle 36A, welche auf einen Gatestartimpuls GSP von einer Steuerleitung CL und einen Gateabtasttakt GSC von einer Gatetaktleitung GCL reagiert, und einen Steuerschalter 39 auf, welcher zwischen die Schieberegisterzelle 36A und die Gateleitung GL geschaltet ist. Wie aus Fig. 7 ersichtlich, gibt die Schieberegisterzelle 36A den Gatestartimpuls GSP an der steigenden Flanke des Gateabtasttakts GSC an einen Ausgangsanschluß QT aus. Der Steuerschalter 39 liefert selektiv eine der Nieder- bzw. Hochpegel-Gatespannungen Vgl bzw. Vgh in Übereinstimmung mit einem logischen Zustand an dem Ausgangsanschluß QT der Schieberegisterzelle 36A an die Gateleitung GL.

Dementsprechend liegt an der Gateleitung GL ein Abtastsignal SCS mit der Niedrigpegel-Gatespannung Vgl oder der Hochpegel- Gatespannung Vgh. Insbesondere ermöglicht der Steuerschalter 39, daß die Hochpegel-Gatespannung Vgh der Gateleitung GL zugeführt wird, wenn ein Ausgangssignal der Schieberegisterzelle 36A einen hohen Logikwert aufweist, und ermöglicht, daß die Niedrigpegel- Gatespannung Vgl der Gateleitung GL zugeführt wird, wenn ein Ausgangssignal der Schieberegisterzelle 36A einen niedrigen Logikpegel aufweist. Das Signal "SCSn" aus Fig. 7 bezeichnet den Signalverlauf des an der nächsten Gateleitung anliegenden Abtastsignals.

Die Flüssigkristallanzeigevorrichtung nach der zweiten bevorzugten Ausführungsform der Erfindung weist ferner einen Niedrigpegel-Gatespannungsgenerator 40, welcher an die erste Spannungsleitung FVL angeschlossen ist, und einen Hochpegel- Gatespannungsgenerator 42 auf. Der Niedrigpegel- Gatespannungsgenerator 40 erzeugt eine Niedrigpegel-Gatespannung Vgl unter Erhalten eines konstanten Spannungspegels und führt diese dem Steuerschalter 39 zu, welcher an die erste Spannungsleitung FVL angeschlossen ist. Der Hochpegel- Gatespannungsgenerator 42 erzeugt eine Hochpegel-Gatespannung Vgh, welche periodisch verändert wird, wie aus Fig. 7 ersichtlich. Die fallende Flanke der Hochpegel-Gatespannung Vgh fällt langsam in Form einer Exponentialfunktion. Zum Erzeugen einer derartigen Hochpegel-Gatespannung Vgh weist der Hochpegel- Gatespannungsgenerator 42 einen Hochpegel-Spannungsgenerator 44 zum Erzeugen einer Hochpegel-Spannung VDD und eine Spannungssteuervorrichtung 46 auf, welche zwischen dem Hochpegel-Spannungsgenerator 44 und der zweiten Spannungsleitung SVL angeschlossen ist.

Der Hochpegel-Spannungsgenerator 44 führt der Spannungssteuervorrichtung 46 eine Hochpegel-Spannung VDD in Form einer Gleichspannung mit konstant gehaltenen Spannungspegel stabil zu. Die Spannungssteuervorrichtung 46 verbindet die zweite Spannungsleitung SVL alternativ mit dem Hochpegel- Spannungsgenerator 44 und der Massespannungsleitung GVL, wodurch an der zweiten Spannungsleitung SVL die aus Fig. 7 ersichtliche Hochpegel-Gatespannung Vgh erzeugt wird. Dazu weist die Spannungssteuervorrichtung 46 einen Zwei-Kontakt-Steuerschalter 50 auf, welcher auf einen Gateabtasttakt GSC reagiert. Der Zwei- Kontakt-Steuerschalter 50 verbindet die zweite Spannungsleitung SVL mit dem Hochpegel-Spannungsgenerator 44 während der Gateabtasttakt GSC einen Bereich mit logischem High-Pegel aufweist, so daß eine Hochpegel-Spannung VDD an der zweiten Spannungsleitung SVL und an der Gateleitung GL anliegt.

Wenn der Gateabtasttakt GSC von einem logischen "High"-Pegel in einen logischen "Low"-Pegel übergeht, verbindet der Zwei- Kontakt-Steuerschalter 50 die zweite Spannungsleitung SVL mit einer Massespannungsleitung GVL, wodurch die Spannung an der zweiten Spannungsleitung SVL und an der Gateleitung GL von dem hohen Pegel VDD in Form einer Exponentialfunktion abfällt. Zu diesem Zeitpunkt wird die Spannung an der zweiten Spannungsleitung SVL und an der Gateleitung GL entsprechend der Zeitkonstante des parasitären Widerstandes Rp und des parasitären Kondensators Cp in die Massespannungsleitung entladen, wodurch die fallende Flanke der Hochpegel-Gatespannung Vgh und des Abtastsignals SCS in Form einer Exponentialfunktion langsam verändert werden, wie aus Fig. 4 ersichtlich.

Dementsprechend ist der TFT CMN in dem Pixel 31 eingeschaltet, bis die Spannung des Abtastsignals SCS von der Gateleitung GL unter dessen Schwellenspannung fällt. Zu diesem Zeitpunkt wird die elektrische Ladung, welche in der Flüssigkristallzelle Clc gespeichert ist, in die Gateleitung GL gepumpt, jedoch wird eine ausreichende elektrische Ladung mittels des Datenspannungssignals DVS, welches von einer Signalleitung SL durch den TFT CMN tritt, in die Flüssigkristallzelle Clc geladen. Daher fällt die Ladespannung der Flüssigkristallzelle Clc nicht ab. Daher wird die von der Flüssigkristallzelle Clc in die Gateleitung GL gepumpte elektrische Ladungsmenge sehr gering, da die Größe des Spannungsunterschiedes an der Gateleitung GL maximal der Schwellenspannung des TFT CMN entspricht, wenn die Spannung des Abtastsignals SCS an der Gateleitung GL unter die Schwellenspannung des TFT CMN fällt. Folglich kann die Speisespannung Vp ausreichend gedämpft werden. Außerdem erscheint an dem mit dem Pixel 31 dargestellten Bild kein Flimmern und kein Restbild.

Aus Fig. 8 ist eine Flüssigkristallanzeigevorrichtung nach einer dritten bevorzugten Ausführungsform der Erfindung ersichtlich. Die Flüssigkristallanzeigevorrichtung nach Fig. 8 weist eine jener aus Fig. 6 ersichtlichen ähnliche Schaltkreiskonfiguration auf mit der Ausnahme, daß die Spannungssteuervorrichtung 46 ferner eine Parallelschaltung aus einem Widerstand R1 und einer Kapazität C1 zwischen dem Zwei-Kontakt-Steuerschalter 50 und der Massespannungsleitung GVL aufweist. Der Widerstand R1 und die Kapazität C1 erhöhen die Zeitkonstante beim Entladen der Spannung der zweiten Spannungsleitung SVL und der Gateleitung GL in die Massespannungsleitung GVL. Dementsprechend fällt die fallende Flanke einer Hochpegel-Gatespannung Vgh an der zweiten Spannungsleitung SVL langsamer ab als deren ansteigende Flanke ansteigt, wie aus Fig. 9 ersichtlich. Nach Bedarf kann auch nur der Widerstand R1 oder nur der Kondensator C1 verwendet werden. Die fallenden Flanken der Hochpegel-Gatespannung Vgh und des Abtastsignals SCS werden langsamer gesteuert als deren ansteigende Flanken, wie oben beschrieben, so daß bei der Flüssigkristallanzeigevorrichtung die Speisespannung Vp ausreichend gedämpft werden kann und eine schnelle Reaktionsgeschwindigkeit erreicht wird.

Aus Fig. 10 ist eine Flüssigkristallanzeigevorrichtung nach einer vierten bevorzugten Ausführungsform der Erfindung ersichtlich. Die Flüssigkristallanzeigevorrichtung nach Fig. 10 weist eine jener nach Fig. 6 ähnliche Schaltkreiskonfiguration auf mit der Ausnahme, daß die Spannungssteuervorrichtung 46 ferner einen Ein-Kontakt-Steuerschalter 52, welcher anstatt des Zwei-Kontakt-Steuerschalters 50 zwischen Hochpegel- Spannungsgenerator 44 und die zweite Spannungsleitung SVL geschaltet ist, und einen TFT MN aufweist, welcher zwischen die zweite Spannungsleitung SVL und die Massespannungsleitung GVL geschaltet ist. Der Ein-Kontakt-Steuerschalter 52 und der TFT MN werden entsprechend dem logischen Zustand des Gateabtasttaktes GSC komplementär eingeschaltet. Insbesondere wird der Ein- Kontakt-Steuerschalter 52 während eines Intervalls eingeschaltet, in welchem der Gateabtasttakt auf logischem "High"-Pegel verbleibt, während der TFT MN während eines Intervalls eingeschaltet wird, in welchem der Gateabtasttakt GSC auf einem logischen "Low"-Pegel verbleibt.

Der TFT MN stellt der zweiten Spannungsleitung SVL und der Gateleitung GL mit Hilfe des Gateabtasttaktes GSC einen Entladepfad bereit, wodurch die fallenden Flanken der Hochpegel- Gatespannung Vgh und des Abtastsignals SCS in die Form einer Exponentialfunktion verändert werden. Außerdem erhöht der TFT MN während des Entladens von Spannungen der zweiten Spannungsleitung SVL und der Gateleitung GL in die Massespannungsleitung GVL mit Hilfe einer Widerstandkomponente und einer Kondensatorkomponente, welche während seines Einschaltens auftreten, die Zeitkonstante. Deswegen fällt die fallende Flanke der Hochpegel-Gatespannung Vgh an der zweiter Spannungsleitung SVL langsamer ab, als deren steigende Flanke ansteigt, wie aus Fig. 9 ersichtlich. Außerdem fällt die fallende Flanke des Abtastsignals SCS an der Gateleitung GL langsamer ab, als dessen steigende Flanke, wie aus Fig. 9 ersichtlich ist. Die fallenden Flanken der Hochpegel- Gatespannung Vgh und des Abtastsignals SCS werden zu einem langsameren Abfall als deren steigende Flanken gesteuert, wie oben beschrieben ist, so daß bei der Flüssigkristall anzeigevorrichtung die Speisespannung Vp ausreichend gedämpft ist und eine schnelle Reaktionsgeschwindigkeit erreicht wird.

Der TFT MN weist eine geeignete Kanalbreite auf, derart, daß der Widerstandswert der Widerstandskomponente und der Kapazitätswert der Kapazitätskomponente passend festgelegt sind. Außerdem kann ein Widerstand und/oder eine Kapazität zum geringfügigen Erhöhen der Zeitkonstante zwischen dem TFT MN und der Massespannungsleitung GVL hinzugefügt werden.

Aus Fig. 11 ist eine Flüssigkristallanzeigevorrichtung nach einer fünften bevorzugten Ausführungsform der Erfindung ersichtlich. Die Flüssigkristallanzeigevorrichtung nach Fig. 11 weist einen jener nach Fig. 10 ähnlichen Schaltkreisaufbau auf, mit der Ausnahme, daß ein Widerstand R2 anstatt dem TFT MN zwischen der zweiten Spannungsleitung SVL und der Massespannungsleitung GVL angeschlossen ist. Wenn der Ein- Kontakt-Steuerschalter 52 mit Hilfe eines logischen "High"- Pegels des Gateabtasttaktes GSC eingeschaltet wird, vermeidet der Widerstand R2 ein Lecken der an der zweiten Spannungsleitung SVL und einer Gateleitung GL anzulegenden Ladespannung. Wenn anderenfalls der Ein-Kontakt-Steuerschalter 52 ausgeschaltet ist, verlängert der Widerstand R2 die Entladezeitdauer von -Spannungen der zweiten Spannungsleitung SVL und der Gateleitung GL in die Massespannungsleitung GVL, wodurch die fallenden Flanken der Hochpegel-Gatespannung Vgh und des Abtastsignals SCS in Form von Exponentialfunktionen langsam verändert werden. Anders ausgedrückt erhöht der Widerstand R2 die Zeitkonstante der zweiter Spannungsleitung SVL und der Gateleitung GL während der Ein-Kontakt-Steuerschalter 52 eingeschaltet ist. Daher fällt die fallende Flanke der Hochpegel-Gatespannung Vgh an der zweiten Spannungsleitung SVL langsamer ab, als deren steigende Flanke, wie aus Fig. 9 ersichtlich. Außerdem wird die fallende Flanke des Abtastsignals SCS an der Gateleitung GL langsamer verändert als dessen steigende Flanke, wie aus Fig. 9 ersichtlich. Die fallenden Flanken der Hochpegel-Gatespannung Vgh und des Abtastsignals SCS werden langsamer gesteuert, als deren steigende Flanken, wie oben beschrieben, so daß bei der Flüssigkristallanzeigevorrichtung die Speisespannung Vp ausreichend gedämpft ist und eine schnelle Reaktionsgeschwindigkeit erreicht ist.

Außerdem wird bei den Flüssigkristallanzeigevorrichtungen nach den bevorzugten Ausführungsformen der Erfindung, welche aus den Fig. 6, 7, 10 und 11 ersichtlich sind, der Schaltbetrieb der Spannungssteuervorrichtung 46 mittels des Gateabtasttaktes GSC gesteuert, so daß die Zeitsteuervorrichtung 48, welche aus Fig. 5 ersichtlich ist, nicht erforderlich ist. Folglich ist der Schaltkreisaufbau der Flüssigkristallanzeigevorrichtungen nach der zweiten bis fünften bevorzugten Ausführungsform der Erfindung, wie aus den Fig. 6, 8, 10 und 11 ersichtlich, noch weiter vereinfacht. Obwohl bei den Flüssigkristall anzeigevorrichtungen nach der zweiten bis fünften Ausführungsform der Erfindung der Arbeitszyklus des Gateabtasttaktes als 50% dargestellt wurde, kann dieser in einem Bereich, in welchem eine Spannung ausreichend in die Flüssigkristallzelle geladen werden kann, geeignet gesteuert werden.

Aus Fig. 12 ist ein Abtastsignal SCS und ein Datenspannungssignal DVS ersichtlich, welches jeweils an der Gateleitung GL bzw. der Signalleitung SL der Flüssigkristallanzeigevorrichtungen nach der ersten bis fünften bevorzugten Ausführungsform der Erfindung anliegt. Der Spannungspegel der fallenden Flanke des aus Fig. 12 ersichtlichen Abtastsignals SCS nähert sich dem Spannungspegel des Datenspannungssignals DVS an. Daher kann bei der erfindungsgemäßen Flüssigkristallanzeigevorrichtung die Speisespannung Vp gedämpft und die Reaktionsgeschwindigkeit verbessert werden.

Aus Fig. 13 ist eine Flüssigkristallanzeigevorrichtung nach einer sechsten bevorzugten Ausführungsform der Erfindung ersichtlich. Die Flüssigkristallanzeigevorrichtung nach Fig. 13 weist einen Niedrigpegel-Gatespannungsgenerator 40 und einen Hochpegel-Gatespannungsgenerator 42, welche jeweils mit einer ersten Spannungsleitung FVL und einer zweiter Spannungsleitung SVL verbunden sind. Der Niedrigpegel-Gatespannungsgenerator 40 legt eine Niedrigpegel-Gatespannung Vgl unter Aufrechterhalten eines konstanten Spannungspegels an einen gesteuerten Schalter 39 an, welcher mit der ersten Spannungsleitung FVL verbunden ist. Der Hochpegel-Gatespannungsgenerator 42 erzeugt eine impulsförmige Hochpegel-Gatespannung Vgh, wobei eine erste Hochpegel-Spannung VDD1 mit einer zweiten Hochpegel-Spannung VDD2 abgewechselt wird; wie aus Fig. 14 ersichtlich.

Zum Erzeugen der Hochpegel-Gatespannung Vgh weist der Hochpegel- Gatespannungsgenerator 42 einen Hochpegel-Spannungsgenerator 54 zum Erzeugen der ersten und der zweiten Hochpegel-Spannung VDD1 bzw. VDD2 und eine Spannungssteuervorrichtung 56 auf, welche zwischen den Hochpegel-Spannungsgenerator 54 und die zweite Spannungsleitung SVL geschaltet ist.

Die in dem Hochpegel-Spannungsgenerator 54 erzeugte erste Hochpegel-Spannung VDD1 wird stabil mit konstantem Spannungspegel aufrecht erhalten, und die zweite Hochpegel- Spannung VDD2 weist einen konstanten Spannungspegel auf, welcher zwischen der ersten Hochpegel-Spannung und der Niedrigpegel- Gatespannung Vgl liegt. Die erste und zweite Hochpegel-Spannung VDD1 bzw. VDD2 werden an die Spannungssteuervorrichtung 56 angelegt. Die Spannungssteuervorrichtung 56 führt abwechselnd die erste und die zweite Hochpegel-Spannung der zweiten Spannungsleitung SVL zu, so daß die Hochpegel-Gatespannung Vgh in der aus Fig. 14 ersichtlichen Art an der zweiten Spannungsleitung SVL anliegt.

Die Spannungssteuervorrichtung 56 weist einen zweiten gesteuerten Schalter 58 auf, welcher auf einen Gateabtasttakt GSC reagiert. Während der Gateabtasttakt GSC einen logischen "High"-Pegel aufweist, führt der zweite gesteuerte Schalter 58 die erste Hochpegel-Spannung VDD1 der zweiten Spannungsleitung SVL zu, wodurch die erste Hochpegel-Spannung Vgh an der zweiten Spannungsleitung SVL anliegt. Andererseits führt der zweite gesteuerte Schalter 58, während der Gateabtasttakt GSC einen logischen "Low"-Pegel aufweist, die zweite Hochpegel-Spannung VDD2 der zweiten Spannungsleitung SVL zu, so daß die zweite Hochpegel-Spannung VDD2 an die zweite Spannungsleitung SVL angelegt wird. Folglich weist die Hochpegel-Gatespannung Vgh während jeder Periode des Gateabtasttakts GSC sequentiell die erste und zweite Hochpegel-Spannung VDD1 bzw. VDD2 auf.

Die aus Fig. 13 ersichtliche Flüssigkristallanzeigevorrichtung weist einen Gatetreiber 34 zum Ansteuern der Gateleitungen GL des Flüssigkristallpaneels 30 auf. Das Flüssigkristallpaneel 30 weist Pixel 31 auf, welche jeweils mit der Signalleitung SL und der Gateleitung verbunden sind. Jedes der Pixel 31 umfasst eine Flüssigkristallzelle Clc zum Steuern der durchtretenden Lichtmenge, welche auf das Datenspannungssignal DVS von der Signalleitung SL reagiert und einen TFT, welcher zum Schalten der Datensignalspannung DVS; welche an die Flüssigkristallzelle Clc angelegt werden soll, auf das Abtastsignal SCS reagiert. Bei dem Pixel kann ein zusätzlicher Kondensator Cst in Parallelschaltung mit der Flüssigkristallzelle Clc verbunden sein.

Der Gatetreiber 34 umfasst eine Schieberegisterzelle 36A, welche auf einen Gatestartimpuls GSP von einer Steuerleitung CL und auf den Gateabtasttakt GSC von der Gatetaktleitung GLC reagiert, und einen ersten gesteuerten Schalter 39, welcher zwischen die Schieberegisterzelle 36A und die Gateleitung GL1 geschaltet ist. Die Schieberegisterzelle 36A gibt auf eine steigende Flanke des Gateabtasttaktes GSC den Gatestartimpuls GSP an ihren Ausgangsanschluß QT aus. Dann wird in der Gateleitung GL1 ein Abtastsignal SCS erzeugt, welches die Niedrigpegel-Gatespannung Vgl oder die Hochpegel-Gatespannung Vgh aufweist. Insbesondere legt dabei der erste gesteuerte Schalter 39 sequentiell die erste und zweite Hochpegel-Spannung VDD1 bzw. VDD2 von dem Ausgangssignal der Schieberegisterzelle 39A während der logischen "High"-Periode des Ausgangssignals der Schieberegisterzelle 39A an die Gateleitung GL1 an und die Niedrigpegel-Gatespannung Vgl an die Gateleitung GL1 an, wenn die Ausgangssignale der Schieberegisterzelle 36A "Low" werden. Folglich wird wie aus Fig. 14 ersichtlich, das schrittweise variierte Abtastsignal an der Gateleitung GL1 erzeugt. Das mit SCSn bezeichnete Signal zeigt den Signalverlauf eines Abtastsignals, welches an eine nächste Gateleitung angelegt wird.

Da das Abtastsignal SCS stufenweise verändert wird, wird der TFT CMN abgeschaltet, wenn die Spannung des Abtastsignals von der Gateleitung GL1 auf einen Spannungspegel fällt, welcher geringer als dessen Schwellenspannung ist. Dann wird durch die Datensignalspannung DVS von der Signalleitung SL durch den TFT CMN hindurch die volle Ladung in die Flüssigkristallzelle Clc geladen obwohl die Ladung in der Flüssigkristallzelle Clc des Pixels 31 zu der Gateleitung GL1 gepumpt wird. Daher fällt die Spannung an der Flüssigkristallzelle Clc nicht ab. In dem Fall, in welchem die Hochpegel-Gatespannung Vgh unter die Schwellenspannung des TFT CMN fällt, wird die Ladung von der Flüssigkristallzelle zu der Gateleitung GL1 gepumpt, da der Maximalwert des Spannungsunterschiedes an der Gateleitung GL1 der Schwellenspannung des TFT CMN entspricht. Folglich ist die Speisespannung Vp vollständig gedämpft und ein Flimmern und Restbild tritt bei dem von dem Pixel 31 dargestellten Bildpunkt nicht auf.

Auch bei der aus Fig. 13 ersichtlichen Vorrichtung existieren der parasitäre Widerstand Rp und die parasitäre Kapazität Cp, wie aus Fig. 5 ersichtlich ist, und diese beeinflussen die Hochpegel-Gatespannung Vgh entsprechend, wurden aber nicht in die Zeichnung aufgenommen.

Aus Fig. 15 sind ein Abtastsignal SCS und ein Datenspannungssignal DVS ersichtlich, welche jeweils nach der sechsten bevorzugten Ausführungsform der Erfindung an der Gateleitung GL bzw. der Signalleitung SL der erfindungsgemäßen Flüssigkristallanzeigevorrichtung angelegt werden. Die fallende Flanke des Abtastsignals SCS verläuft in Form einer linearen Funktion. Wie aus Fig. 15 ersichtlich, erreicht der Spannungspegel des Abtastsignals SCS mit der fallenden Flanke des Abtastsignals SCS den Spannungspegel der Datensignalspannung DVS. Deswegen wird bei der erfindungsgemäßen Flüssigkristallanzeigevorrichtung die Speisespannung Vp gedämpft und die Reaktionsgeschwindigkeit erhöht.

Aus Fig. 16 ist eine weitere Ausführungsform der aus Fig. 13 ersichtlichen Spannungssteuervorrichtung 56 ersichtlich. Die Spannungssteuervorrichtung 56 nach Fig. 16 weist einen Komparator 60 zum Empfangen des Gateabtasttakes GSC an seinem Invertereingang "-" über einen Widerstand R3 sowie einen ersten und zweiten Transistor Q1 und Q2, welche komplementär auf das Ausgangssignal des Komparators 60 reagieren. Der Komparator 60 vergleicht eine Referenzspannung Vref von einem variablen Widerstand VR mit dem Gateabtasttakt GSC, wie aus Fig. 17 ersichtlich, und erzeugt ein Vergleichssignal, dessen logischer Zustand dem Vergleichsergebnis entspricht.

Der Komparator 60 legt einen logischen "Low"-Pegel des Vergleichssignals an die Basisanschlüsse des ersten und des zweiten Transistors Q1 und Q2 an, wenn die Referenzspannung Vref höher ist, als der Gateabtasttakt GSC. Wenn andererseits das Referenzsignal geringer als der Gateabtasttakt GSC ist, führt der Komparator 60 einen logischen "High"-Pegel des Abtastsignals den Basisanschlüssen des ersten und des zweiten Transistors Q1 und Q2 zu. Die Referenzspannung Vref von dem variablen Widerstand VR teilt die Spannungsdifferenz zwischen der ersten oder zweiten Hochpegel-Spannung VDD1 oder VDD2 und der Massespannung GND und legt die geteilte Spannung an den nicht invertierenden Eingang "+" des Komparators 60 als Referenzspannung Vref an. Der erste Transistor Q1 legt die erste Hochpegel-Spannung VDD1 von dem Hochpegel-Spannungsgenerator 54, wie aus Fig. 13 ersichtlich ist, an die zweite Spannungsleitung SVL an, während das Vergleichssignal von dem Komparator 60 einen logischen "High"-Pegel aufweist. Der zweite Transistor Q2 legt die zweite Hochpegel-Spannung VDD2 von dem Hochpegel- Spannungsgenerator 54 an die zweite Spannungsleitung SVL an, während das Vergleichssignal von dem Komparator 60 einen logischen "Low"-Pegel aufweist an.

Deswegen wird an die zweite Spannungsleitung SVL das Hochpegel- Gatespannungssignal Vgh angelegt, welches sich komplementär zu dem Gateabtasttakt GSC ändert, wie aus Fig. 17 ersichtlich. Die Hochpegel-Gatespannung Vgh weist alternativ die erste oder die zweite Hochpegel-Spannung VDD1 oder VDD2 als Reaktion auf den Gateabtasttakt GSC auf. Außerdem wird die Hochpegel- Gatespannung Vgh bei einer Flüssigkristallanzeigevorrichtung verwendet, bei welcher die Schieberegisterzelle 36A auf die fallende Flanke des Gateabtasttaktes GSC reagiert.

Außerdem weist die Hochpegel-Gatespannung Vgh die gleiche Form, wie der Gateabtasttakt GSC auf. Sollten diese geändert werden, so müssen der erste und zweite Transistor Q1 und Q2 oder die Referenzspannung und der Gateabtasttakt GSC jeweils an den invertierenden und nichtinvertierenden Eingang "-" bzw. "+" des Komparators 60 angelegt werden. Ein Widerstand R4, welcher zwischen die zweite Spannungsleitung SVL und den invertierenden Eingang "-" des Komparators 60 geschaltet ist, führt eine Spannung von der zweiten Spannungsleitung SVL zu dem invertierenden Eingang "-" des Komparators 60 zurück, so daß die Hochpegel-Gatespannung Vgh schnell auf den Gateabtasttakt GSC reagiert.

Aus Fig. 18 ist eine Flüssigkristallanzeigevorrichtung nach einer siebten bevorzugten Ausführungsform der Erfindung ersichtlich, welche einen Datentreiber 32 zum Ansteuern von Signalleitungen SL1 bis SLm eines Flüssigkristallpaneels 30 und einen Gatetreiber 34 zum Ansteuern von Gateleitungen GL1 bis GLn des Flüssigkristallpaneels 30 aufweist. Pixel 31 des Flüssigkristallpaneels 30, welche mit Signalleitungen SL und Gateleitungen GL verbunden sind, sind zu einer Aktivmatrix angeordnet. Jedes Pixel 31 weist eine Flüssigkristallzelle Clc, welche zum Steuern der hindurchtretenden Lichtmenge auf ein Datenspannungssignal DVS von der Signalleitung SL reagiert, und einen Dünnschichttransistor (TFT) CMN auf, welcher zum Schalten des Datenspannungssignals DVS, welches von der Signalleitung SL an die Flüssigkristallzelle Clc angelegt werden soll, auf ein Abtastsignal SCS von der Gateleitung GL reagiert.

Jedes Pixel 31 weist einen Hilfskondensator Cst auf, welcher zu der Flüssigkristallzelle Clc parallel geschaltet ist. Dieser Hilfskondensator Cst dient zum Puffern der Ladespannung der Flüssigkristallzelle Clc. Da die Gateleitungen GL1 bis GLn sequentiell angesteuert werden, legt der Datentreiber 32 das Datenspannungssignal DVS an alle Signalleitungen SL1 bis SLm an. Der Gatetreiber 34 ermöglicht, daß die Gateleitungen GL1 bis GLn während jedem Horizontal-Synchron-Intervall durch sequentielles Anlegen des Abtastsignals SCS an die Gateleitungen GL1 bis GLn sequentiell freigegeben werden.

Der Gatetreiber 34 weist ein Schieberegister 36, welches auf einen Gatestartimpuls GSP von einer Steuerleitung CL und auf einen Gateabtasttakt GSC von einer Gatetaktleitung GCL reagiert, und einen Pegelheber 62 auf, welcher zwischen das Schieberegister 36 und die Gateleitungen GL1 bis GLn geschaltet ist. Das Schieberegister 36 gibt den Startimpuls GSP von der Steuerleitung CL an einen von n Ausganganschlüssen QT1 bis QTn aus und reagiert gleichzeitig auf den Gateabtasttakt GSC, um den Gatestartimpuls GSP sequentiell von dem ersten Ausgangsanschluß QT1 bis zu dem n-ten Ausgangsanschluß QTn zu schieben. Außerdem wird das Schieberegister 36 mit einer Ansteuerspannung VCC von 5 V integrierte Schaltkreise betrieben, welche einem logischen Spannungspegel entspricht.

Der Pegelheber 62 erzeugt n Abtastsignale SCS durch Schieben von Spannungspegeln der Ausgangssignale des Schieberegisters 36. Hierzu weist der Pegelheber 62 n PMOS-Transistoren MP1 bis MPn, welche gemeinsam an eine erste Spannungsleitung FVL angeschlossen sind, und n NMOS-Transistoren MN1 bis MNn auf, welche gemeinsam an eine zweite Spannungsleitung SVL angeschlossen sind. Die erste Spannungsleitung FVL empfängt eine Niedrigpegel-Gatespannung Vgl von einem Niedrigpegel- Gatespannungsgenerator 40. Die n PMOS-Transistoren MP1 bis MPn sind entsprechend an je eine der Gateleitungen GL1 bis GLn angeschlossen. Die n PMOS-Transistoren MP1 bis MPn weisen Gateelektroden auf, welche jeweils an einen der n Ausgangsanschlüsse QT1 bis QTn des Schieberegisters 36 angeschlossen sind. In ähnlicher Weise sind die n NMOS- Transistoren MN1 bis MNn an jeweils eine der Gateleitungen GL1 bis GLn angeschlossen. Die n NMOS-Transistoren MN1 bis MNn weisen Gateelektroden auf, welche jeweils an einen der n Ausgangsanschlüsse QT1 bis QTn des Schieberegisters angeschlossen sind. Jeder PMOS-Transistor MP1 bis MPn reagiert auf ein Signal von dem entsprechenden Ausgangsanschluß QT1 bis QTn des Schieberegisters 36, um komplementär zu jedem der NMOS- Transistoren MN1 bis MNn eingeschaltet zu werden.

Der erste bis n-te PMOS-Transistor MP1 bis MPn reagiert jeweils auf die Signale von den n Ausgangsanschlüssen QT1 bis QTn des Schieberegisters 36 und die Transistoren werden sequentiell durch eine Horizontal-Synchron-Periode ausgeschaltet. Dementsprechend wird die zweite Spannungsleitung SVL sequentiell an die n Gateleitungen GL1 bis GLn während einer Horizontal- Synchron-Periode angeschlossen. Der Gatetreiber 34 weist außerdem n PMOS-Transistoren MPn+1 bis MP2n, welche zwischen der zweiten Spannungsleitung SVL und dem Hochpegel- Spannungsgenerator 44 parallel geschaltet sind, und einen Entladewiderstand Rd auf, welcher zwischen einer Masseleitung GNDL und der zweiten Spannungsleitung SVL angeschlossen ist.

Die n PMOS-Transistoren MPn+1 bis MP2n sind Spannungssteuervorrichtungen und reagieren gemeinsam auf ein Gateausgangs-Freigabesignal GOE von einer Freigabeleitung EOL, wie aus Fig. 19 ersichtlich, wobei sie während einer Periode vom Anfang bis zur Mitte der Horizontal-Synchron-Periode eingeschaltet werden. Wenn die n PMOS-Transistoren MPn+1 bis MP2n eingeschaltet sind, wird die Hochpegel-Spannung VDD, welche von dem Hochpegel-Spannungsgenerator 44 erzeugt wird, über einen Parallelschaltkreis der n PMOS-Transistoren MPn+1 bis MP2n und der zweiten Spannungsleitung SVL einem beliebigen der n NMOS- Transistoren MN1 bis MNn zugeführt.

Wenn die n PMOS-Transistoren MPn+1 bis MP2n ausgeschaltet sind, wird die in einer der n Gateleitungen GL1 bis GLn geladene Spannung durch die zweite Spannungsleitung SVL und den Entladewiderstand Rd in die Masseleitung GNDL entladen. Zu diesem Zeitpunkt wird die Entladegeschwindigkeit (eine Zeitkonstante) der Spannung der Gateleitung GL durch den Entladewiderstand Rd, einen parasitären Widerstand Rc der Gateleitung GL und eine parasitäre Kapazität Cc der Gateleitung GL bestimmt. Deswegen wird an der zweiten Spannungsleitung SVL eine Hochpegel-Gatespannung Vgh erzeugt. Die Hochpegel- Gatespannung Vgh hält die Hochpegel-Spannung VDD während des Intervalls des Gateabtasttaktes GSC mit logischem "High"-Pegel aufrecht (d. h. die erste Hälfte des Horizontal-Synchron-Signals HS) und fällt allmählich in Form eine Exponentialfunktion von der Hochpegel-Spannung VDD ab, wie aus Fig. 19 ersichtlich.

Die erste bis n-te Gateleitung GL1 bis GLn empfangen während einer Periode des Horizontal-Synchronsignals HS die Hochpegel- Gatespannung Vgh von der zweiten Spannungsleitung SVL durch die entsprechenden NMOS-Transistoren MN1 bis MNn und geben während einer Restperiode die Niedrigpegel-Gatespannung Vgl über die entsprechenden PMOS-Transistoren MP1 bis MPn der ersten Spannungsleitung FVL ein. Daher empfangen die erste bis n-te Gateleitung GL1 bis GLn jeweils das entsprechende Abtastsignal SCS1 bis SCSn, wie aus Fig. 19 ersichtlich ist. Das Abtastsignal SCS erhält die Hochpegel-Spannung VDD während des Intervalls des Gateabtasttakes GSC mit logischem "High"-Pegel aufrecht (d. h. die erste Hälfte des Horizontal-Synchron-Signals HS) und verringert diese langsam von der Hochpegel-Spannung VDD zu der sich der Schwellenspannung des TFT CMN des Flüssigkristallpaneels 30 annähernden Spannung in Form einer Exponentialfunktion. Außerdem fällt das Abtastsignal SCS schnell auf eine Spannung (d. h. die Niedrigpegel-Gatespannung Vgl), welche geringer als die Schwellenspannung des TFT CMN ist. Wie oben beschrieben wird, da die fallende Flanke des der Gateleitung GL des Flüssigkristallpaneels 30 zugeführten Abtastsignals SCS nach und nach wird, der TFT CMN in dem Pixel 31 eingeschaltet, bis die Spannung des Abtastsignals SCS von der Gateleitung GL unter dessen Schwellenspannung fällt.

Zu diesem Zeitpunkt wird in einer Flüssigkristallzelle Clc gespeicherte elektrische Ladung in die Gateleitung GL gepumpt. Jedoch wird von einer Signalleitung SL mittels eines Datenspannungssignals DVS welches den TFT CMN passiert, ausreichend elektrische Ladung in die Flüssigkristallzelle Clc geladen. Daher wird die Ladespannung der Flüssigkristallzelle Clc nicht verringert.

Da die Spannungsänderung an der Gateleitung GL maximal der Schwellenspannung des TFT CMN entspricht wird die Menge der elektrischen Ladung, welche von der Flüssigkristallzelle Clc in die Gateleitung GL gepumpt wird, wenn die Spannung des Abtastsignals CSC an der Gateleitung GL unter die Schwellenspannung des TFT CMH abfällt, sehr gering. Daher kann eine Speisespannung Vp erfolgreich gedämpft werden. Außerdem verringern die n PMOS-Transistoren MPn+1 bis MP2n den Widerstandswert zwischen der zweiten Spannungsleitung SVL und dem Hochpegel-Spannungsgenerator 44, um die Schwächung der Hochpegel-Spannung VDD, welche der zweiten Spannungsleitung SVL von dem Hochpegel-Spannungsgenerator 44 zugeführt wird, zu minimieren.

Dementsprechend können n-1 PMOS-Transistoren der PMOS- Transistoren MPn+1 bis MP2n weggelassen werden. In diesem Fall weist der Gatetreiber 34 eine vereinfachte Schaltkreiskonfiguration auf. Außerdem werden der Gatestartimpuls GSP der Gateabtasttakt GSC und das Gatefreigabesignal GOE von einer Zeitsteuervorrichtung (nicht gezeigt) erzeugt.

Aus Fig. 20 ist ein Leitungs-Abtastschaltkreis zum Ansteuern einer der Gateleitungen, welche von der Aktiv-Matrix- Flüssigkristallanzeigevorrichtung nach Fig. 18 aufgewiesen werden. Der Leitungsabtastschaltkreis nach Fig. 20 weist einen Gatetreiber 34 zum Ansteuern einer Gateleitung GL auf einem Flüssigkristallpaneel 30 auf. Das Flüssigkristallpaneel 30 weist ein Pixel 31 auf, welches an eine Signalleitung SL und an die Gateleitung GL angeschlossen ist. Das Pixel 31 weist eine Flüssigkristallzelle Clc, welche auf ein Datenspannungssignal DVS von der Signalleitung SL zum Steuern der durchtretenden Lichtmenge reagiert, und einen TFT CMN auf, welcher zum Schalten des Datenspannungssignals DVS, das von der Signalleitung SL an die Flüssigkristallzelle Clc angelegt werden soll, auf ein Abtastsignal SCS von der Gateleitung GL reagiert. Außerdem weist das Pixel 31 einen Hilfskondensator Cst auf, welcher zu der Flüssigkristallzelle Clc parallel geschaltet ist.

Der Gatetreiber 34 weist eine Schieberegisterzelle 36A, welche auf einen Gatestartimpuls GSP von einer Steuerleitung CL und einem Gateabtasttakt GSC von einer Gatetaktleitung GCL reagiert, und einen Pegelhebel 62A auf, welcher zwischen die Schieberegisterzelle 36A und die Gateleitung GL geschaltet ist. Wie aus Fig. 19 ersichtlich gibt die Schieberegisterzelle 36A den Gatestartimpuls GSP mit der steigenden Flanke des Gateabtasttaktes GSC an einen Ausgangsanschluß QT aus.

Der Pegelheber 62A erzeugt ein Abtastsignal SCS indem er den Spannungspegel des Ausgangssignals der Schieberegisterzelle 36A anhebt. Hierzu weist der Pegelheber 62A einen ersten PMOS- Transistor MP1, welcher zwischen einer ersten Spannungsleitung GVL und einer Gateleitung GL auf dem Flüssigkristallpaneel 30 angeschlossen ist, und einen ersten NMOS-Transistor MN1 auf, welcher zwischen eine zweite Spannungsleitung SVL und die Gateleitung GL geschaltet ist. Die erste Spannungsleitung FVL empfängt eine Niedrigpegel-Gatespannung Vgl von einem Niedrigpegel-Gatespannungsgenerator 40. Der PMOS-Transistor MP1 weist eine Gateelektrode auf, welche an einen Ausgangsanschluß QT der Schieberegisterzelle 36A angeschlossen ist. Der erste NMOS-Transistor MN1 weist eine Gateelektrode auf, welche an den Ausgangsanschluß QT der Schieberegisterzelle 36A angeschlossen ist. Der erste NMOS-Transistor MN1 reagiert auf ein Signal von dem Ausgangsanschluß QT der Schieberegisterzelle 36A, um während einer beliebigen Horizontal-Synchron-Periode eines Rahmenintervalls eingeschaltet zu werden. Der erste PMOS- Transistor MP1 reagiert auf das Signal von dem Ausgangsanschluß QT der Schieberegisterzelle 36A und wird während eines Rahmenintervalls mit Ausnahme der beliebigen Horizontal- Synchron-Periode, eingeschaltet. Dementsprechend ist die zweite Spannungsleitung SVL lediglich während der beliebigen Horizontal-Synchron-Periode mit der Gateleitung GL verbunden und die erste Spannungsleitung FVL ist während des Rahmenintervalls, mit Ausnahme der beliebigen Horizontal-Synchron-Periode, mit der Gateleitung GL verbunden.

Die Pegelheberzelle 62A weist auch einen zweiten PMOS-Transistor MP2, welcher zwischen die zweite Spannungsleitung SVL und einen Hochpegel-Spannungsgenerator 44 geschaltet ist, und einen Entladewiderstand Rd auf, welcher zwischen eine Masseleitung GNDL und die zweite Spannungsleitung SVL geschaltet ist. Der zweite PMOS-Transistor MP2 reagiert auf ein Gateausgangs- Freigabesignal GOE von einer Freigabeleitung EOL, wie aus Fig. 19 ersichtlich, wobei er während der Periode vom Startpunkt bis zum Mittelpunkt der Horizontal-Synchron-Periode eingeschaltet wird. Wenn der zweite PMOS-Transistor MP2 eingeschaltet ist, ist die an dem Hochpegel-Spannungsgenerator 44 erzeugte Hochpegel- Spannung VDD über den zweiten PMOS-Transistor MP2 und die zweite Spannungsleitung SVL dem ersten NMOS-Transistor NM1 zugeführt. Wenn der zweite PMOS-Transistor MP2 ausgeschaltet ist, wird die in den Gateleitungen GL gespeicherte Ladung durch die zweite Spannungsleitung SVL und den Entladewiderstand Rd in die Masseleitung GNDL entladen.

Die Entladegeschwindigkeit (eine Zeitkonstante) der Spannung der Gateleitung GL wird durch den Entladewiderstand Rd einen parasitären Widerstand Rc der Gateleitung GL und einen parasitären Kondensator Cc der Gateleitung GL bestimmt. Deswegen wird an der zweiten Spannungsleitung SVL eine Hochpegel- Gatespannung Vgh erzeugt. Die Hochpegel-Gatespannung Vgh erhält während des Intervalls des Gateabtasttaktes GSC mit logischem "High"-Pegel die Hochpegel-Spannung VDD aufrecht (d. h. während der ersten Hälfte des Horizontal-Synchron-Signals HS) und fällt dann nach und nach von der Hochpegel-Spannung VDD in Form einer Exponentialfunktion ab, wie aus Fig. 19 ersichtlich. Die Gateleitung GL empfängt die Hochpegel-Gatespannung Vgh auf der zweiten Spannungsleitung SVL durch den ersten NMOS-Transistor MN1 während der beliebigen Horizontal-Synchron-Periode und gibt die Niedrigpegel-Gatespannung Vgl während des Rahmenintervalls, mit Ausnahme der beliebigen Horizontal-Synchron-Periode, über den ersten PMOS-Transistor MP1 auf die erste Spannungsleitung FVL aus.

Wie aus Fig. 19 ersichtlich, empfängt die Gateleitung GL eines der Abtastsignale SCS1 bis SCSn. Das Abtastsignal SCS erhält die Hochpegel-Spannung VDD während des Intervalls des Gateabtasttaktes GSC mit logischem "Hoch"-Pegel aufrecht (d. h. während der ersten Hälfte des Horizontal-Synchron-Signals HS) und fällt langsam von der Hochpegel-Spannung VDD in Form einer Exponentialfunktion auf die sich der Schwellenspannung des TFT CMN auf dem Flüssigkristallpaneel 30 annähernden Spannung ab. Außerdem fällt das Abtastsignal SCS schnell auf eine Spannung (d. h. die Niedrigpegel-Gatespannung Vgl), welche niedriger als die Schwellenspannung des TFT CMN ist.

Wie oben beschrieben wird der TFT CMN, welcher von dem Pixel 31 aufgewiesen wird, eingeschaltet, bis eine Spannung des Abtastsignals SCS von der Gateleitung GL unter dessen Schwellenspannung abfällt, da die fallende Flanke des Abtastsignals SCS, welche der Gateleitung GL des Flüssigkristallpaneels 30 zugeführt wird, sich nach und nach verändert.

Zu diesem Zeitpunkt wird die in einer Flüssigkristallzelle Clc gespeicherte elektrische Ladung in die Gateleitung GL gepumpt. Jedoch wird ausreichend elektrische Ladung mittels des durch den TFT CMN von einer Signalleitung SL passierenden Datenspannungssignals DVS in die Flüssigkristallzelle Clc geladen. Daher fällt die Ladespannung der Flüssigkristallzelle Clc nicht ab. Da die Spannungsänderung der Gateleitung GL maximal der Schwellenspannung des TFT CMN entspricht, ist, wenn die Spannung des Abtastsignals SCS an der Gateleitung GL unter die Schwellenspannung des TFT CNN abfällt, die elektrische Ladungsmenge, welche von der Flüssigkristallzelle Clc in die Gateleitung GL gepumpt wird, sehr gering. Daher kann die Speisespannung Vp ausreichend gedämpft werden.

Aus Fig. 21 ist eine Aktiv-Matrix-Flüssigkristall anzeigevorrichtung nach einer achten bevorzugten Ausführungsform der Erfindung ersichtlich. Die Flüssigkristallanzeigevorrichtung nach Fig. 21 weist einen jener nach Fig. 18 ähnlichen Schaltkreisaufbau auf, mit der Ausnahme, daß eine Spannungssteuervorrichtung 64 zwischen die zweite Spannungsleitung SVL und den Hochpegel-Spannungsgenerator 44 geschaltet ist, anstatt das n PMOS-Transistoren MPn+1 bis MP2n zwischen die zweite Spannungsleitung SVL und den Hochpegel- Spannungsgenerator 44 und der Entladewiderstand Rd zwischen die zweite Spannungsleitung SVL und die Masseleitung GNDL geschaltet ist. Die Spannungssteuervorrichtung 64 reagiert auf einen Gateabtasttakt GSC von der Gatetaktleitung GSL um den Hochpegel- Spannungsgenerator 44 mit der zweiten Spannungsleitung SVL zu verbinden oder die zweite Spannungsleitung SVL mit einem Entladepfad zu versehen. Die Spannungssteuervorrichtung 64 überträgt die Hochpegel-Spannung VDD von dem Hochpegel- Spannungsgenerator 44 zu einer der Gateleitungen GL1 bis GLn über die zweite Spannungsleitung SVL und einen der n NMOS- Transistoren MN1 bis MNn, wenn der Gateabtasttakt GSC einen logischen "High"-Pegel aufweist.

Wenn der Gateabtasttakt GSC zu einem logischen "Low"-Pegel übergeht, versieht sie Spannungssteuervorrichtung 64 die zweite Spannungsleitung SVL mit dem Entladepfad, wobei die in einer der Gateleitungen GL1 bis GLn geladene Spannung über die zweite Spannungsleitung SVL in den Entladepfad entladen wird. Zu diesem Zeitpunkt wir die Entladegeschwindigkeit (eine Zeitkonstante) der Spannung auf det Gateleitung GL von dem Widerstandswert des Entladepfads, einem parasitären Widerstand Rc auf der Gateleitung GL und einer parasitären Kapazität Cc auf der Gateleitung GL bestimmt. Daher erzeugt die Spannungssteuervorrichtung 64 eine Hochpegel-Gatespannung Vgh an der zweiten Spannungsleitung SVL. Die Hochpegel-Gatespannung Vgh hält die Hochpegel-Spannung VDD während des Logikintervalls des Gateabtasttaktes GSC mit hohem Pegel aufrecht (d. h. die erste Hälfte des Horizontal-Synchron-Signals HS) und fällt anschließend allmählich von der Hochpegel-Spannung VDD in Form einer Exponentialfunktion ab, wie aus Fig. 19 ersichtlich.

Die erste bis n-te Gateleitung GL1 bis GLn empfängt die Hochpegel-Gatespannung Vgh von der zweiten Spannungsleitung SVL durch die entsprechenden NMOS-Transistoren MN1 bis MNn während einer Periode des Horizontal-Synchron-Signals HS. Jede Gateleitung GL1 bis GLn gibt die Niedrigpegel-Gatespannung Vgl der ersten Spannungsleitung FVL über den entsprechenden PMOS- Transistor MP1 bis MPn während des Rahmenintervalls mit Ausnahme einer Horizontal-Synchron-Periode aus.

Daher empfangen die ersten bis n-ten Gateleitungen GL1 bis GLn entsprechende Abtastsignale SCSI bis SCSn, wie aus Fig. 19 ersichtlich. Das Abtastsignal SCS hält während des Intervalls des Gateabtasttaktes GSC mit logischem "High"-Pegel die Hochpegel-Spannung VDD aufrecht (d. h. die erste Hälfte des Horizontal-Synchron-Signals HS) und fällt langsam von der Hochpegel-Spannung VDD in Form einer Exponentialfunktion auf die sich der Schwellenspannung des TFT CMN auf dem Flüssigkristallpaneel 30 annähernden Spannung ab. Das Abtastsignal SCS fällt schnell auf die Spannung (d. h. den Niedrigpegel-Gatespannung Vgl) ab, welche geringer als die Schwellenspannung des TFT CMN ist. Da die fallende Flanke des an die Gateleitung GL des Flüssigkristallpaneels 30 angelegten Abtastsignals SCS sich nach und nach verändert, ist der TFT CMN, welcher von dem Pixel 31 aufgewiesen wird, eingeschaltet, bis eine Spannung des Abtastsignals SCS von der Gateleitung GL unter dessen Schwellenspannung fällt.

Zu diesem Zeitpunkt wird die in einer Flüssigkristallzelle Clc gespeicherte elektrische Ladung in die Gateleitung GL gepumpt. Jedoch wird ausreichend elektrische Ladung mittels einer Datensignalspannung DVS, welche den TFT CMN von einer Signalleitung SL passiert, in die Flüssigkristallzelle Clc geladen. Daher fällt die Ladespannung in der Flüssigkristallzelle Clc nicht ab. Da die Spannungsänderung in der Gateleitung GL maximal der Schwellenspannung des TFT CMN entspricht, ist, wenn eine Spannung des Abtastsignals SCS an der Gateleitung GL unter die Schwellenspannung des TFT CMN abfällt, die elektrische Ladungsmenge, welche von der Flüssigkristallzelle Clc in die Gateleitung GL gepumpt wird, sehr gering. Daher kann die Speisespannung Vp ausreichend gedämpft werden.

Aus Fig. 22A ist ein Signalverlauf eines Abtastsignals ersichtlich, welches von der erfindungsgemäßen Aktiv-Matrix- Flüssigkristallanzeigevorrichtung erzeugt wird. Aus Fig. 22B ist ein Signalverlauf eines Abtastsignals ersichtlich, welches von einer herkömmlichen Aktiv-Matrix-Flüssigkristallanzeige vorrichtung erzeugt wird. Das Abtastsignal weist eine fallende Flanke auf, welche nach und nach in Form einer Exponentialfunktion abfällt und sich von dem Abtastsignal nach Fig. 22B unterscheidet. Daher erniedrigt die erfindungsgemäße Aktiv-Matrix-Flüssigkristallanzeigevorrichtung die Potential- Differenz zwischen der Gate- und der Sourceelektrode des TFT CMN, wenn der TFT CMN ausgeschaltet ist. Außerdem ist die elektrische Ladungsmenge, welche aus der Flüssigkristallzelle Clc entladen wird sehr gering. Daher kann eine Speisespannung Vp erfolgreich gedämpft werden. Außerdem ist ein Flimmern wesentlich reduziert.

Aus Fig. 23A ist die Änderung des Stroms einer der Gateleitungen GL ersichtlich, während der TFT CMN von der erfindungsgemäßen Aktiv-Matrix-Flüssigkristallanzeigevorrichtung angesteuert wird. Aus Fig. 23B ist die Änderung des Stroms einer der Gateleitungen GL ersichtlich, während der TFT CMN von einer herkömmlichen Aktiv-Matrix-Flüssigkristallanzeigevorrichtung angesteuert wird.

Aus den Fig. 23A und 23B ist ersichtlich, daß bei der erfindungsgemäßen Aktiv-Matrix-Flüssigkristallanzeigevorrichtung ein Überschuß-Rausch-Anteil 102 sehr stark gedämpft ist.

Aus Fig. 24 ist der detaillierte Schaltplan einer Ausführungsform der Spannungssteuervorrichtung 64 aus Fig. 21 ersichtlich. Die Spannungssteuervorrichtung 64 nach Fig. 24 weist einen ersten und einen zweiten Widerstand R1 bzw. R2, welche in Serie zwischen eine Hochpegel-Spannung VDDL und eine Masseleitung GNDL geschaltet sind, sowie einen dritten Widerstand R3 auf, welcher zwischen einen ersten Knoten N1 und eine zweite Spannungsleitung SVL geschaltet ist. Der erste und der zweite Widerstand R1 bzw. R2 teilen eine Hochpegel-Spannung VDD auf der Hochpegel- Spannungsleitung VDDL, wobei die geteilte Spannung an dem ersten Knoten N1 anliegt. Der dritte Widerstand R3 begrenzt den Stromfluß zwischen dem ersten Knoten N1 und der zweiten Spannungsleitung SVL.

Ferner weist die Spannungssteuervorrichtung 64 einen ersten Transistor TR1, welcher zwischen den ersten Knoten N1 und einen zweiten Knoten N2 geschaltet ist, einen zweiten Transistor TR2, welcher zwischen den zweiten Widerstand R2 und die Masseleitung GNDL geschaltet ist. Der erste Transistor TR1 reagiert auf eine Spannung an dem zweiten Knoten N2 und überträgt selektiv die Hochpegel-Spannung an der Hochpegel-Spannungsleitung VDDL zu dem ersten Knoten N1. Insbesondere wird der erste Transistor TR1 eingeschaltet, wenn die Spannung an dem zweiten Knoten N2 unterhalb seiner Schwellenspannung liegt (d. h. 0.7 V), um die Hochpegel-Spannung VDD an dem ersten Knoten N1 aufrecht zu erhalten. Wenn die Spannung an dem zweiten Knoten N2 über der Schwellenspannung des Transistors TR liegt, wird der erste Transistor TR1 ausgeschaltet, um einen Strompfad zwischen dem ersten Knoten N1 und der Hochpegel-Spannungsleitung VDDL zu öffnen. Der erste Transistor TR1 verwendet einen Schichttransistor vom P-Typ. Die Spannung an dem zweiten Knoten N2 wird mit dem Betriebszustand eines dritten Transistors TR1 variiert, dessen Basiselektrode mit einem vierten Knoten N4 verbunden ist. Der dritte Transistor TR1 wird eingeschaltet, wenn ein Gateabtasttakt GSC an dem vierten Knoten N4 einen logischen "High"-Pegel aufweist, wobei ein Strompfad von der Hochpegel-Spannungsleitung VDDL über einen vierten Widerstand R4, den zweiten Knoten N2 und dessen Emitter- und Kollektorelektroden zu der Masseleitung GNDL ausgebildet wird.

In diesem Fall wird an dem zweiten Knoten N2 eine Spannung entwickelt, welche niedriger ist, als die Schwellenspannung des Transistors TR. Wenn der Gateabtasttakt GSC an dem vierten Knoten N4 einen logischen "Low"-Pegel aufweist, wird der dritte Transistor TR3 ausgeschaltet, so daß an dem zweiten Knoten N2 die Hochpegel-Spannung anliegt. Währenddessen reagiert der zweite Transistor TR2 auf die Spannung an dem dritten Knoten N3, um den zweiten Widerstand R2 selektiv mit der Masseleitung GNDL zu verbinden. Insbesondere verbindet der zweite Transistor TR2 den zweiten Widerstand R2 mit der Masseleitung GNDL, wenn die Spannung an dem dritten Knoten N3 höher als seine Schwellenspannung ist. Zu diesem Zeitpunkt wird die Spannung der zweiten Spannungsleitung SVL über den dritten Widerstand R3, den ersten Knoten N1, den zweiten Widerstand R2 und seinen Kollektor- und Emitterelektroden in die Masseleitung GNDL entladen. Wenn die Spannung an dem dritten Knoten N3 geringer ist als die Schwellenspannung des zweiten Transistors TR2 unterbricht der zweite Widerstand R2 die Verbindung des zweiten Widerstands R2 mit der Masseleitung GNDL.

Der zweite Transistor TR2 verwendet einen Schichttransistor vom N-Typ. Die Spannung an dem dritten Knoten N3 wird mit Betriebszustand eines vierten Transistors TR4 variiert, dessen Basiselektrode mit dem vierten Knoten N4 verbunden ist. Der vierte Transistor TR4 wird eingeschaltet, wenn der Gateabtasttakt von dem vierten Knoten N4 einen logischen "High"- Pegel aufweist, wobei der dritte Knoten N3 mit der Masseleitung GNDL verbunden wird. Daher liegt der Massepegel an dem dritten Knoten N3 an. Wenn andererseits der Gateabtasttakt GSC an dem vierten Knoten N4 einen logischen "Low"-Pegel aufweist, wird der vierte Transistor TR4 ausgeschaltet, um die Hochpegel-Spannung VDD von der Hochpegel-Spannungsleitung VDDL über den dritten Widerstand R3 in den dritten Knoten N3 zu laden.

Daher wird die Spannung des zweiten Knotens N2 in der selben Form variiert, wie jene des dritten Knotens N3. Da die Spannungen an dem zweiten und dritten Knoten N2 bzw. N3 die selbe Form aufweisen, werden die ersten und zweiten Transistoren TR1 bzw. TR2 alternativ angesteuert. Hierbei wird der erste Transistor TR1 während des Intervalls des Gateabtasttaktes GSC mit logischem "High"-Pegel eingeschaltet und der zweite Transistor TR2 wird während des Intervalls des Gateabtasttakes mit logischem "Low"-Pegel eingeschaltet. Daher sind die Spannungen an dem ersten Knoten N1 und an der zweiten Spannungsleitung SVL während des Intervalls des Gateabtasttakes GSC mit logischem "High"-Pegel gleich der Hochpegel-Spannung VDD und fallen in Form einer Exponentialfunktion von der Hochpegel- Spannung VDD zu dem geteilten Spannungspegel ab. Daher wird eine Hochpegel-Gatespannung Vgh mit dem aus Fig. 19 ersichtlichen Signalverlauf an der zweiten Spannungsleitung SVL erzeugt.

Der Gateabtasttakt GSC wird von der Gatetaktleitung GCL über einen siebten Widerstand R7 an den vierten Knoten N4 angelegt. Der siebte Widerstand R7 begrenzt den Stromfluß von der Gatetaktleitung GCL über den siebten Widerstand R7 zu dem vierten Knoten N4. Der zweite und der dritte Widerstand R2 bzw. R3 begrenzen die Entladegeschwindigkeit der Spannung der Gateleitung GL zusammen mit einem parasitären Widerstand Rc und einer parasitären Kapazität Cc, welche an der Gateleitung GL existieren, die mit der zweiten Spannungsleitung SVL verbunden ist.

Aus Fig. 25 ist eine erfindungsgemäße Flüssigkristall anzeigevorrichtung vom Löt-Typ (Tab-Type) ersichtlich. Bei der Flüssigkristallanzeigevorrichtung vom Löt-Typ nach Fig. 25 ist ein Flüssigkristallpaneel 30 mit einer Flüssigkristallschicht 30C versehen, welche zwischen einem oberen Glassubstrat 30A und einem unteren Glassubstrat 30B abgedichtet angeordnet ist. Das Flüssigkristallpaneel 30 ist mit einem PCB (Printed Circuit Board)-Modul 68 über einen FPC (Flexible Printed Circuit)-Film 66 verbunden. Das PCB-Modul 68 weist einen Steuerschaltkreis 72, einen Niedrigpegel-Spannungsgenerator 40 und einen Hochpegel- Spannungsgenerator 42 auf einem PCB 70 auf. Der FPC-Film 66 ist mit einem Ende mit der Anschlußfläche des unteren Glassubstrates 30B verbunden und mit dem anderen Ende an den Rand der unteren Oberfläche des PCB 70 gekoppelt. Auf dem Zwischenbereich des FPC-Films 66 sind Datentreiber 32 und/oder Gatetreiber 34 angeordnet. Die Datentreiber 32 und/oder Gatetreiber 34 sind durch den FPC-Film 66 mit dem Flüssigkristallpaneel 30 und dem PCB-Modul 68 verbunden. Der FPC-Film 66 weist ein erstes leitendes Schichtmuster 67A auf, welches das Flüssigkristallpaneel 30 mit den Datentreibern 32 und/oder Gatetreibern 34 verbindet, und ein zweites leitendes Schichtmuster 67B auf, welches die Datentreiber 32 und/oder Gatetreiber 34 elektrisch mit dem PCB-Modul 68 verbindet. Das erste und das zweite leitende Schichtmuster 67A und 67B ist jeweils von einem ersten bzw. zweiten Schutzfilm 69A und 69B derart umgeben, daß beide Enden des ersten und des zweiten leitenden Schichtmusters 67A und 67B frei liegen.

Aus Fig. 26 ist eine erfindungsgemäße Flüssigkristall anzeigevorrichtung vom COG-Typ ersichtlich (Chip on Glass Typ). Bei der Flüssigkristallanzeigevorrichtung vom COG-Typ nach Fig. 26 ist ein Flüssigkristallpaneel 30 mit einer Flüssigkristallschicht versehen, welche zwischen einem oberen Glassubstrat 30A und einem unteren Glassubstrat 30B abgedichtet angeordnet ist. Das Flüssigkristallpaneel 30 ist mit einem PCB- Modul 68 über einen FPC-Film 66 verbunden. Das PCB-Modul 68 weist einen Steuerschaltkreis 72, einen Niedrigpegel- Gatespannungsgenerator 40 und einen Hochpegel- Gatespannungsgenerator 42 auf, welche darauf ausgebildet sind. Die Datentreiber 32 und/oder die Gatetreiber 34 sind auf der Anschlußfläche des unteren Glassubstrats 30B befestigt. Die Datentreiber 32 und/oder die Gatetreiber 34 sind über den FPC- Film 66 mit dem PCB-Modul 68 verbunden. Der FPC-Film 66 verbindet das PCB-Modul 68 mit dem Flüssigkristallpaneel 30, auf welchem die Datentreiber 32 und/oder die Gatetreiber 34 angeordnet sind. Der FPC-Film 66 ist mit einem Ende mit der Gateanschlußfläche des unteren Glassubstrats 30B und mit dem anderen Ende mit dem Rand der unteren Oberfläche des PCB 70 verbunden. Der FPC-Film 66 weist ein leitendes Schichtmuster 67 auf, welches das Flüssigkristallpaneel 30 elektrisch mit dem PCB-Modul 68 verbindet. Das leitende Schichtmuster 67 ist derart von einem Schutzfilm 69 umgeben, daß beide Enden des leitenden Schichtmusters 67 frei liegen.

Erfindungsgemäß sind der Niedrigpegel-Gatespannungsgenerator und der Hochpegel-Gatespannungsgenerator auf dem PCB-Modul angeordnet und die Spannungssteuervorrichtung kann auf dem LCD- Modul auf unterschiedliche Weisen angeordnet sein. Bevorzugt ist die Spannungssteuervorrichtung auf dem PCB-Modul befestigt. Anders ausgedrückt sind bevorzugt der Hochpegel- Gatespannungsgenerator, der Niedrigpegel-Gatespannungsgenerator und die Spannungssteuervorrichtung auf dem PCB-Modul angeordnet. Bei einer derartigen Schaltkreiskonfiguration für die LCD- Vorrichtung kann ein herkömmliches Gatetreiber-IC zum Erreichen eines ebenen Verlaufs der fallenden Flanke des Gateimpulses verwendet werden. Daher kann das Ziel der Erfindung verwirklicht werden, ohne daß es erforderlich ist, das Gatetreiber-IC zu modifizieren.

Außerdem kann die Spannungssteuervorrichtung in dem Gatetreiber- IC integriert sein. Die in dem Gatetreiber-IC integrierte Spannungssteuervorrichtung kann den Hochpegel- Gatespannungsgenerator und dem Puffer, wie auf Fig. 18 ersichtlich, aufweisen. Andererseits kann die von dem Gatetreiber-IC aufgewiesene Spannungssteuervorrichtung auch zwischen den Hochpegel-Gatespannungsgenerator und eine Mehrzahl von Puffern geschaltet sein. Bei dem LCD-Modul mit in dem Gatetreiber-IC integrierter Spannungssteuervorrichtung ist die Anzahl der Elemente bezogen auf das LCD-Modul, bei welchem die Spannungssteuervorrichtung auf dem PCB-Modul angeordnet ist, reduziert. Daher sind mit der in dem Gatetreiber-IC integrierten Spannungssteuervorrichtung die Bauelementkosten reduziert.

Wie oben beschrieben wird bei der Flüssigkristallanzeige vorrichtung nach der Erfindung eine Hochpegel-Gatespannung an den Pegelheber des Gatetreibers in Form von Wechselstrom angelegt, wobei die fallende Flanke des Abtastsignals in eine lineare Funktion, eine Exponentialfunktion oder eine Rampenfunktion abgeändert ist. Daher kann die erfindungsgemäße Flüssigkristallanzeigevorrichtung sowohl die Speisespannung Vp ausreichend dämpfen als auch das Auftreten von Flimmern oder Restbildern vermeiden. Außerdem weist die erfindungsgemäße Flüssigkristallanzeigevorrichtung eine stark vereinfachte Schaltkreiskonfiguration auf.

Außerdem weist die erfindungsgemäße Flüssigkristall anzeigevorrichtung eine fallenden Flanke der Hochpegel- Gatespannung mit geringerer Steigung, als die steigende Flanke auf, wobei die fallende Flanke des Abtastsignals, welches an die Gateleitung angelegt wird, langsamer verändert wird, als dessen steigende Flanke. Daher ist bei der erfindungsgemäßen Flüssigkristallanzeigevorrichtung trotz schneller Reaktions geschwindigkeit ein Flimmern oder ein Restbild vermieden.

Legende zu der Fig. 5

40

Niedrigpegel-Gatespannungsgenerator

44

Hochpegel-Gatespannungsgenerator

46

Spannungssteuervorrichtung

48

Zeitsteuervorrichtung

Legende zu den Fig. 6, 8, 10, 11, 18, und 20

40

Niedrigpegel-Gatespannungsgenerator

44

Hochpegel-Gatespannungsgenerator

Legende zu der Fig. 13

40

Niedrigpegel-Gatespannungsgenerator

54

Hochpegel-Gatespannungsgenerator

Legende zu der Fig. 21

40

Niedrigpegel-Gatespannungsgenerator

44

Hochpegel-Gatespannungsgenerator

64

Spannungssteuervorrichtung

Claims

1. Flüssigkristallanzeigevorrichtung mit:
einer Mehrzahl von Pixeln, welche Schalt-Transistoren aufweisen, wobei jeder Schalt-Transistor eine an eine Pixelelektrode angeschlossene Elektrode und eine Gateelektrode aufweist,
eine Mehrzahl von Datensignalleitungen, welche je an eine der mit einem der Transistoren in Verbindung stehenden Elektroden angeschlossen sind,
eine Mehrzahl von Gatesignalleitungen, welche je an eine der mit einem, der Transistoren in Verbindung stehenden Gateelektroden angeschlossen sind, und
einen Gatetreiber, welcher an die Mehrzahl der Gatesignalleitungen angeschlossen ist und erste und zweite Spannungen empfängt und mindestens eine der ersten und zweiten Spannungen derart ausgibt, daß die Gatesignalleitungen sequentiell angesteuert werden, wobei die erste Spannung vor dem Ansteuern nachfolgender Gatesignalleitungen änderbar ist und der Gatetreiber aufweist:
ein Schieberegister zum Erzeugen von Abtastsignalen, welche entsprechend an die Gateleitungen anlegbar sind, wobei das Schieberegister auf einen Gateabtasttakt reagiert,
einen Pegelheber, welcher die erste und zweite Spannung zum Erzeugen jedes Spannungspegels des Abtastsignals verwendet, und
eine Spannungssteuervorrichtung zum Ändern der ersten, an den Pegelheber angelegten Spannung vor dem Abschalten des Abtastsignals.

2. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die erste Spannung vor dem Ansteuern aufeinander folgender Gatesignalleitungen abfällt.

3. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die erste Spannung exponentiell abfällt.

4. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die erste Spannung linear abfällt.

5. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die erste Spannung stufenweise abfällt.

6. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei ein Minimalwert der ersten Spannung höher ist als ein Maximalwert der zweiten Spannung.

7. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die Spannungs Steuervorrichtung aufweist:
einen Schalter zum Abschalten der ersten Spannung, welche an den Pegelheber angelegt wird, vor dem Abschalten des Abtastsignals, und
einen Entladepfad, welcher während der Periode, in der das Abtastsignal mittels des Schalters abgeschaltet wird, an dem Pegelheber vorgesehen ist.

8. Flüssigkristallanzeigevorrichtung nach Anspruch 7, wobei der Schalter und das Schieberegister auf den Gateabtasttakt reagieren.

9. Flüssigkristallanzeigevorrichtung nach Anspruch 7, welche außerdem eine Zeitsteuervorrichtung zum Steuern des Schalters aufweist.

10. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die Spannungssteuervorrichtung aufweist:
einen Eingangsanschluß zum Empfangen der ersten Spannung,
einen ersten Widerstand, welcher zwischen den Eingangsanschluß und den Eingangs-Port des Pegelhebers geschaltet ist,
einen ersten Steuerschalter und einen zweiten Widerstand, welche in Reihe zwischen den Eingangs-Port des Pegelhebers und eine Massespannungsleitung geschaltet sind, und
einen zweiten Steuerschalter, welcher parallel zu dem ersten Widerstand geschaltet ist, wobei der zweite Steuerschalter alternativ zu dem ersten Steuerschalter angesteuert wird.

11. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei das Schieberegister und der Pegelheber in einem integrierten Schaltungs-Chip integriert hergestellt sind.

12. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei das Schieberegister, die Spannungssteuervorrichtung und der Pegelheber in einem integriertem Schaltkreis-Chip integriert hergestellt sind.

13. Flüssigkristallanzeigevorrichtung nach Anspruch 1, wobei die Spannungssteuervorrichtung einen Schalter aufweist, welcher auf ein Gateausgangs-Freigabesignal reagiert und zwischen die erste Spannung und den Pegelheber geschaltet ist.

14. Flüssigkristallanzeigevorrichtung nach Anspruch 13, wobei das Gateausgangs-Freigabesignal zu dem Gateabtasttakt invers ist.

15. Flüssigkristallanzeigevorrichtung nach Anspruch 14, wobei die erste Spannung vor dem Ansteuern aufeinander folgender Gatesignalleitungen abfällt.

16. Flüssigkristallanzeigevorrichtung nach Anspruch 14, wobei die erste Spannung exponentiell abfällt.

17. Flüssigkristallanzeigevorrichtung nach Anspruch 14, wobei die erste Spannung linear abfällt.

18. Flüssigkristallanzeigevorrichtung nach Anspruch 14, wobei die erste Spannung stufenweise abfällt.

19. Verfahren zum Ansteuern einer Flüssigkristall anzeigevorrichtung, welche Pixel an Kreuzungspunkten von Gateleitungen mit Signalleitungen und an die Gateleitungen und Signalleitungen angeschlossene Dünnschichttransistoren, sowie einen an die Gateleitung angeschlossenen Gatetreiber mit einem Schieberegister aufweist, das Verfahren mit folgenden Schritten:
Eingeben einer ersten Spannung und einer periodisch veränderlichen zweiten Spannung,
Zuführen der zweiten Spannung über ein Schaltelement zu der Gateleitung, und
Zuführen der ersten Spannung über das Schaltelement zu der Gateleitung, wobei das Schaltelement durch das Schieberegister gesteuert ist und der Minimalwert der zweiten Spannung höher ist als der Maximalwert der ersten Spannung.

20. Verfahren nach Anspruch 19, wobei die erste Spannung während eines Zeitintervalls, in welchem die an die Gateleitungen angeschlossenen Dünnschichttransistoren eingeschaltet sind, der Gateleitung zugeführt wird.

21. Verfahren nach Anspruch 19, wobei das Schieberegister eine einem logischen Spannungspegel entsprechende Ansteuerspannung empfängt.

22. Verfahren zur Herstellung einer Flüssigkristall anzeigevorrichtung mit folgenden Schritten:
Vorsehen einer Mehrzahl von Schalt-Transistoren aufweisenden Pixeln, wobei jeder Schalt-Transistor eine an eine Pixelelektrode angeschlossene Elektrode und eine Gateelektrode aufweist,
Vorsehen einer Mehrzahl von Datensignalleitungen, welche je an eine der mit einem der Transistoren in Verbindung stehenden Elektroden angeschlossen sind,
Vorsehen einer Mehrzahl von Gatesignalleitungen, welche je an eine der mit einem der Transistoren in Verbindung stehenden Gateelektroden angeschlossen sind, und
Anschließen eines Gatetreibers an die Mehrzahl von Gatesignalleitungen, wobei der Gatetreiber erste und zweite Spannungen empfängt und mindestens eine der ersten und zweiten Spannungen derart ausgibt, daß die Gatesignalleitungen sequentiell angesteuert werden, wobei die erste Spannung vor dem Ansteuern aufeinander folgender Gatesignalleitungen verändert wird und der Gatetreiber aufweist:
ein Schieberegister zum Erzeugen von Abtastsignalen, welche jeweils an die Gateleitungen angelegt werden sollen, wobei das Schieberegister auf einen Gateabtasttakt reagiert,
einen Pegelheber, welcher die ersten und zweiten Spannungen zum Erzeugen jedes Spannungspegels des Abtastsignals verwendet, und
eine Spannungssteuervorrichtung zum Ändern der ersten, an den Pegelheber angelegten Spannung vor dem Abschalten des Abtastsignals.

23. Verfahren nach Anspruch 22, wobei die Spannungssteuervorrichtung aufweist:
einen Schalter zum Ausschalten der ersten Spannung, welche an den Pegelheber vor dem Abschalten des Abtastsignals angelegt wird, und
einen Entladepfad, welcher an dem Pegelheber während der Periode, in welcher das Abtastsignal mittels des Schalters abgeschaltet wird, vorgesehen wird.

24. Verfahren nach Anspruch 23, wobei der Schalter und das Schieberegister auf den Gateabtasttakt reagieren.

25. Verfahren nach Anspruch 23, wobei die Vorrichtung ferner eine Zeitsteuervorrichtung zum Steuern des Schalters aufweist.

26. Verfahren nach Anspruch 22, wobei die Spannungssteuervorrichtung aufweist:
einen Eingangsanschluß zum Empfangen der ersten Spannung,
einen ersten Widerstand, welcher zwischen den Eingangsanschluß und einen Eingangsport des Pegelhebers geschaltet ist,
einen ersten Steuerschalter und einen zweiten Widerstand, welcher in Serie zwischen den Eingangsport des Pegelhebers und
eine Massespannungsleitung geschaltet sind, und
einen zweiten Steuerschalter, welcher zu dem ersten Widerstand parallel geschaltet ist und alternativ zu dem ersten Steuerschalter angesteuert wird.

27. Verfahren nach Anspruch 22, wobei das Schieberegister und der Pegelheber in einem integrierten Schaltkreis-Chip integriert hergestellt werden.

28. Verfahren nach Anspruch 22, wobei das Schieberegister, die Spannungssteuervorrichtung und der Pegelheber in einem integrierten Schaltkreis-Chip integriert hergestellt werden.

29. Verfahren nach Anspruch 22, wobei die Spannungssteuervorrichtung einen Schalter aufweist, welcher von einem Gateausgangs-Freigabesignal gesteuert wird und welcher zwischen die erste Spannung und den Pegelheber geschaltet wird.

30. Verfahren nach Anspruch 29, wobei das Gateausgangs- Freigabesignal zu dem Gateabtasttakt invers ist.