DE10000758A1 - Pulse generator - Google Patents
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Abstract
Die Erfindung betrifft eine Impulserzeugerschaltung, insbesondere zur Verwendung in bzw. für integrierte(n) Schaltungen, die in üblicher Weise eine ungerade Anzahl von in Reihe geschalteten Invertiergliedern (11, 15, 17) ein logisches Verknüpfungsglied (16) und ein Verzögerungsglied (12) aufweist. Eine erfindungsgemäß vorgesehene Zwischenspeicherschaltung (13, 14) sorgt dafür, dass auch bei einem Eingangssignal (A) sehr kurzer Dauer eine minimale Impulsdauer des auf das Eingangssignal (A) erzeugten Ausgangsimpulses (O) garantiert ist.The invention relates to a pulse generator circuit, in particular for use in or for integrated circuits, which in the usual way has an odd number of inverter elements (11, 15, 17) connected in series, a logic logic element (16) and a delay element (12). having. A buffer circuit (13, 14) provided according to the invention ensures that even with an input signal (A) of very short duration, a minimum pulse duration of the output pulse (O) generated on the input signal (A) is guaranteed.
Description
Die Erfindung betrifft einen Impulserzeuger, insbesondere in bzw. für integrierte(n) Schaltungen, der seriell miteinander verbundene Invertierglieder, ein logisches Verknüpfungsglied und ein Verzögerungsglied an einem Eingang des Verknüpfungs glieds aufweist, um aus einem an einem Eingangsanschluss an liegenden Eingangssignal ein impulsförmiges Ausgangssignal definierter Impulsdauer zu erzeugen.The invention relates to a pulse generator, in particular in or for integrated circuits, the serial with each other connected inverters, a logical link and a delay element at an input of the link member to order from at an input port lying input signal a pulse-shaped output signal to generate a defined pulse duration.
Zur impulsförmigen Ansteuerung integrierter Schaltungen, z. B. von DRAMS, sind Eingangsimpulse gefordert, die eine definierte minimale Impulsdauer haben. Dabei tritt häufig das Problem auf, dass die Impulsdauer eines mit herkömmlichen Impulserzeuger schaltungen aus einem sehr kurzen Eingangssignal abgeleiteten Ausgangsimpulses nicht mit der gewünschten Sicherheit und Sta bilität erzeugt werden kann.For pulsed control of integrated circuits, e.g. B. from DRAMS, input pulses are required that have a defined have minimal pulse duration. The problem often arises that the pulse duration of a conventional pulse generator circuits derived from a very short input signal Output pulse with the desired security and sta bility can be generated.
Mit einer in der in Anlage beiliegenden Fig. 4 dargestellten bekannten Impulserzeugerschaltung 1 lässt sich aus einem durch eine Vorderflanke dargestellten Eingangssignal A ein Ausgangs impuls O mit einer garantierten maximalen Impulsdauer erzeugen. Die in Fig. 3 dargestellte Impulserzeugerschaltung ist eine kombinatorische Logikschaltung, die ein NAND-Glied 3 enthält, das zwei Eingänge aufweist, wobei dem einen Eingang das Ein gangssignal A unverzögert und dem anderen Eingang ein durch ein Verzögerungsglied 2 verzögertes Eingangssignal zugeführt wird. Der Ausgang des logischen NAND-Glieds 3 geht tief, wenn der Zustand beider Eingangssignale des NAND-Glieds 3 hoch ist, d. h. erst, wenn der das Eingangssignal A darstellende Potential wechsel von tief nach hoch durch das Verzögerungsglied 2 ver zögert auch am zweiten Eingang des NAND-Glieds 3 angelangt ist. Nach Inversion durch ein Invertierglied 4 wird ein impulsförmiges Ausgangssignal O am Ausgangsanschluss abgegeben, dessen Impulsdauer von der Verzögerungszeit des Verzögerungs glieds 2 bestimmt ist. Die Erzeugung des Ausgangsimpulses O ist jedoch dann nicht möglich oder undefiniert, wenn ein Eingangs signal A in kürzerer Zeit als die Verzögerungszeit des Verzöge rungsglieds 2 wieder abklingt, da dann zu dem Zeitpunkt, wo der zweite Eingang des NAND-Glieds 3 hoch geht, das Potential am ersten Eingang des NANU-Glieds 3 schon wieder tief gegangen ist.With a known pulse generator circuit 1 shown in the accompanying FIG. 4, an output pulse O with a guaranteed maximum pulse duration can be generated from an input signal A represented by a leading edge. The pulse generator circuit shown in FIG. 3 is a combinatorial logic circuit which contains a NAND element 3 which has two inputs, the one input signal A being undelayed and the other input being supplied with an input signal delayed by a delay element 2 . The output of the logic NAND gate 3 goes low when the state of both input signals of the NAND gate 3 is high, ie only when the potential representing the input signal A changes from low to high due to the delay element 2 and also delays at the second input of the NAND gate 3 has reached. After inversion by an inverting element 4 , a pulse-shaped output signal O is emitted at the output terminal, the pulse duration of which is determined by the delay time of the delay element 2 . However, the generation of the output pulse O is not possible or undefined if an input signal A decays in a shorter time than the delay time of the delay element 2 , since then at the time when the second input of the NAND element 3 goes high, that Potential at the first input of NANU link 3 has already gone low again.
Es stellt sich somit die Aufgabe, die oben beschriebene bei der bekannten anhand der Fig. 4 beschriebenen Impulserzeuger schaltung auftretende Schwierigkeit zu vermeiden und eine ver besserte und einfache Impulserzeugerschaltung anzugeben, die sich insbesondere zur Anwendung in bzw. für integrierte(n) Schaltungen eignet und die auch bei sehr kurz dauernden Ein gangssignalen einen Ausgangsimpuls mit definierter minimaler Impulsdauer erzeugen kann.It is therefore the task of avoiding the difficulty described above in the known pulse generator circuit described with reference to FIG. 4 and to provide a improved and simple pulse generator circuit which is particularly suitable for use in or for integrated circuits which can generate an output pulse with a defined minimum pulse duration even with very short input signals.
Diese Aufgabe wird bei einem Impulserzeuger der eingangs ge nannten Art erfindungsgemäß dadurch gelöst, dass in Reihe zum Verzögerungsglied eine Zwischenspeicherschaltung eingeschaltet ist, die vom Eingangssignal praktisch unverzögert gesetzt und nach Ablauf einer durch das Verzögerungsglied bestimmten Zeit dauer oder, wenn das Eingangssignal später abklingt, zum Zeit punkt des Abklingens desselben zurückgesetzt wird, so dass auch ein Eingangssignal kürzerer Dauer als die Verzögerungszeit des Verzögerungsglieds, zu einem Ausgangsimpuls mit definierter Mindestimpulsdauer führt.This task is the ge at a pulse generator named type according to the invention solved in that to Delay a latch circuit turned on is set practically instantaneously by the input signal and after a time determined by the delay element duration or, if the input signal decays later, currently point of decay of the same is reset, so that too an input signal of shorter duration than the delay time of the Delay element, to an output pulse with a defined Minimum pulse duration leads.
Die erfindungsgemäß vorgesehene Zwischenspeicherschaltung, die in besonders einfacher Weise durch zwei kreuzgekoppelte NAND- Glieder realisiert werden kann, garantiert also, dass ein hier beispielhaft durch einen Signalwechsel von tief nach hoch dar gestelltes Eingangssignal A, das zunächst unmittelbar, d. h. im wesentlichen unverzögert zum Ausgangsanschluss übertragen wird, gleichzeitig in der Zwischenspeicherschaltung zwischenge speichert wird.The buffer circuit provided according to the invention, the in a particularly simple way thanks to two cross-coupled NAND Links can be realized, so guarantees that one here exemplified by a signal change from low to high posed input signal A, which is initially immediate, d. H. in the is transmitted to the output connection essentially without delay, at the same time in the buffer circuit is saved.
Der in der Zwischenspeicherschaltung zwischengespeicherte Hoch- Zustand definiert den Impuls des Ausgangssignals, d. h. dessen minimale Impulsdauer. Die Zwischenspeicherung in der Zwischen speicherschaltung wird gelöscht, wenn sich der Wechsel des Ein gangssignals von tief nach hoch durch die Inverterkette fortge pflanzt hat. Dann ist für die Definition des Ausgangsimpulses wieder ausschließlich das Eingangssignal verantwortlich.The high-level buffered in the buffer circuit State defines the pulse of the output signal, i. H. whose minimal pulse duration. The intermediate storage The memory circuit is deleted when there is a change in the on output signal from low to high through the inverter chain has planted. Then for the definition of the output pulse again solely responsible for the input signal.
Für die Funktion der erfindungsgemäß vorgeschlagenen Impulser zeugerschaltung ist lediglich Voraussetzung, dass die Dauer des Eingangssignals länger ist als die Zeitdauer, die aufgrund von Gatterverzögerungszeiten für das Zwischenspeichern benötigt wird.For the function of the impulses proposed according to the invention generator circuit is only a prerequisite that the duration of the Input signal is longer than the period of time due to Gate delay times required for buffering becomes.
Der Hauptvorteil der erfindungsgemäßen Impulserzeugerschaltung liegt somit darin, dass sie durch das Vorsehen der Zwischen speicherschaltung eine minimale Impulsdauer des Ausgangs impulses garantiert, die unabhängig von der Dauer des Eingangs signales ist.The main advantage of the pulse generator circuit according to the invention thus lies in the fact that by providing the intermediate memory circuit a minimum pulse duration of the output impulses guaranteed regardless of the duration of receipt is signal.
Nachfolgend werden Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zeigen:Exemplary embodiments of the invention are described below the drawing explained in more detail. Show it:
Fig. 1 ein Schaltschema eines Ausführungsbeispiels einer erfindungsgemäßen Impulserzeugerschaltung, Fig. 1 is a circuit diagram of an embodiment of a pulse generating circuit according to the invention,
Fig. 2 ein Impulsdiagramm zur Erläuterung der Funktion der in Fig. 1 dargestellten Impulserzeugerschaltung, Fig. 2 is a timing chart for explaining the function of the pulse generator circuit shown in Fig. 1,
Fig. 3 ein Schaltschema eines weiteren verbesserten Ausfüh rungsbeispiels einer erfindungsgemäßen Impulserzeu gerschaltung und Fig. 3 is a circuit diagram of a further improved exemplary embodiment of a pulse generator circuit according to the invention and
Fig. 4 ein Schaltbild der bereits eingangs erläuterten Impulserzeugerschaltung. Fig. 4 is a circuit diagram of the pulse generator circuit already explained at the beginning.
Es sei betont, dass die in Fig. 1 dargestellte und in der nachfolgenden Beschreibung erläuterte Impulserzeugerschaltung eine positive sequentielle Logikschaltung darstellt, die einen Ausgangsimpuls A in Reaktion auf ein Eingangssignal erzeugt, das durch einen positiven Potentialwechsel von tief nach hoch dargestellt ist. Statt dessen kann, wie jeder Fachmann einsehen wird, auch eine äquivalente Schaltung realisiert werden, die auf einen negativen Signalwechsel eines Eingangssignals einen Ausgangsimpuls erzeugt. Ebenso kann eine erfindungsgemäße Impulserzeugerschaltung mit negativer Logik realisiert werden.It should be emphasized that the pulse generator circuit shown in FIG. 1 and explained in the following description represents a positive sequential logic circuit which generates an output pulse A in response to an input signal which is represented by a positive potential change from low to high. Instead, as any person skilled in the art will appreciate, an equivalent circuit can also be implemented which generates an output pulse upon a negative signal change of an input signal. An inventive pulse generator circuit with negative logic can also be implemented.
Das in Fig. 1 dargestellte und allgemein mit der Bezugszahl 10 bezeichnete Ausführungsbeispiel der erfindungsgemäßen Impuls erzeugerschaltung weist einen ersten Signalweg a zwischen einem ein Eingangssignal A zuführenden Eingangssignalanschluss 9 und einem ersten Eingang eines durch ein NOR-Glied 16 dargestellten logischen Verknüpfungsglieds mit zwei Eingängen und einen zwei ten Signalweg b mit einem das Eingangssignal A invertierenden ersten Invertierglied 11 zwischen dem Eingangsanschluss 9 und einem ersten Eingang einer durch zwei kreuzgekoppelte NAND- Glieder 13, 14 dargestellten Zwischenspeicherschaltung auf.The embodiment of the pulse generator circuit according to the invention shown in FIG. 1 and generally designated by the reference number 10 has a first signal path a between an input signal terminal 9 supplying an input signal A and a first input of a logic logic element with two inputs and a logic element represented by a NOR element 16 Two signal path b with a first inverting element 11 inverting the input signal A between the input terminal 9 and a first input of a buffer circuit represented by two cross-coupled NAND elements 13 , 14 .
Das durch das erste Invertierglied 11 invertierte Eingangs signal A wird außerdem parallel einem Eingang eines Verzöge rungsglieds 12 angelegt, dessen Ausgangssignal c einem zweiten Eingangsanschluss der die beiden NAND-Glieder 13, 14 aufweisen den Zwischenspeicherschaltung angelegt ist. Ein dritter Eingang der Zwischenspeicherschaltung 13, 14 ist mit einem von außen zugeführten Freigabesignal F beaufschlagt.The input signal A inverted by the first inverting element 11 is also applied in parallel to an input of a delay element 12 , the output signal c of which has a second input terminal comprising the two NAND elements 13 , 14 , the latch circuit. A third input of the buffer circuit 13 , 14 is supplied with an enable signal F supplied from the outside.
Das Ausgangssignal d der Zwischenspeicherschaltung 13, 14 wird durch ein zweites Invertierglied 15 invertiert und gelangt als Signal e an den zweiten Eingang des NOR-Glieds 16. Dessen Aus gang wird durch ein drittes Invertierglied 17 invertiert, dessen Ausgangssignal direkt als Ausgangssignal O einem Aus gangsanschluss 19 zugeführt wird.The output signal d of the latch circuit 13 , 14 is inverted by a second inverting element 15 and reaches the second input of the NOR element 16 as signal e. Whose output is inverted by a third inverter 17 , the output signal of which is fed directly as output signal O to an output terminal 19 .
Die Fig. 1 zeigt, dass ein durch einen Potentialwechsel von tief nach hoch dargestelltes Eingangssignal A unvermittelt durch den ersten Eingang des NOR-Glieds 16 zum Ausgangsan schluss 19 übertragen wird und somit die (positive) Vorder flanke des Ausgangsimpulses O der Impulserzeugerschaltung 10 bestimmt. Gleichzeitig liegt über den Signalweg b das durch das erste Invertierglied 11 invertierte Eingangssignal am ersten Eingang des ersten NAND-Glieds 13 der Zwischenspeicherschaltung an und bewirkt, da das Potential am zweiten Eingang des ersten NAND-Glieds 13 der Zwischenspeicherschaltung tief liegt, dass der Ausgang dieses NAND-Glieds 13 hoch geht. Dieses hohe Poten tial liegt einem ersten Eingang des zweiten NAND-Glieds 14 der Zwischenspeicherschaltung an und greift dort durch, d. h., dass der Ausgang des zweiten NAND-Glieds 14 tief geht, sofern die beiden anderen Eingänge des zweiten NAND-Glieds 14 ebenfalls hoch liegen. Fig. 1 shows that a through a potential change from low to high input signal A is suddenly transmitted through the first input of the NOR gate 16 to the output terminal 19 and thus determines the (positive) leading edge of the output pulse O of the pulse generator circuit 10 . At the same time, the input signal inverted by the first inverting element 11 is present at the first input of the first NAND element 13 of the buffer circuit via the signal path b and, since the potential at the second input of the first NAND element 13 of the buffer circuit is low, causes the output of the latter NAND link 13 goes up. This high potential is applied to a first input of the second NAND element 14 of the latch circuit and takes effect there, that is to say that the output of the second NAND element 14 goes low, provided that the other two inputs of the second NAND element 14 are also high .
Der zweite Eingang des NAND-Glieds 14 bleibt so lange hoch, wie der das Eingangssignal repräsentierende Potentialwechsel von hoch nach tief noch nicht am Ausgang des Verzögerungsglieds 12 erscheint, und der dritte Eingang des NAND-Glieds 14 liegt hoch solange das Freigabesignal F hoch liegt und die Impulserzeuger schaltung 10 freigibt. Somit kann unter diesen Bedingungen der Ausgang des NAND-Glieds 14 tief gehen (Signal d) und nach der Inversion durch das zweite Invertierglied 15 als Signal e in Form eines positiven Potentialwechsels dem zweiten Eingang des NOR-Glieds 16 anliegen.The second input of the NAND gate 14 remains high as long as the potential change representing the input signal from high to low does not yet appear at the output of the delay element 12 , and the third input of the NAND gate 14 is high as long as the enable signal F is high and the pulse generator circuit 10 releases. Thus, under these conditions, the output of the NAND gate 14 can go low (signal d) and, after the inversion by the second inverter 15, can be applied to the second input of the NOR gate 16 as signal e in the form of a positive potential change.
Dies bedeutet, dass sich der tiefe Zustand "0" am Ausgang des NOR-Glieds 16 und damit der hohe Zustand des Ausgangsimpulses O am Ausgangsanschluss 19 mindestens so lange halten, wie das Eingangssignal e am zweiten Eingang des NOR-Glieds 16 hoch bleibt.This means that the low state "0" at the output of the NOR element 16 and thus the high state of the output pulse O at the output terminal 19 last at least as long as the input signal e at the second input of the NOR element 16 remains high.
Dieses Signal e bleibt aber, wie die vorangehende Beschreibung deutlich macht, solange hoch, bis der das Eingangssignal A repräsentierende Potentialwechsel durch das Verzögerungsglied 12 gelaufen ist, d. h., wenn das dem zweiten Eingang des zwei ten NAND-Glieds 14 anliegende Signal c tief geht. Dann geht das Signal d hoch, das Signal e tief, der Ausgang des NAND-Glieds 16 hoch, und das Ausgangssignal O geht tief, wenn nicht das Eingangssignal A, welches durch den ersten Signalweg a dem ersten Eingang des NOR-Glieds 16 anliegt, noch hoch bleibt.However, as the above description makes clear, this signal e remains high until the potential change representing the input signal A has passed through the delay element 12 , that is to say when the signal c applied to the second input of the second NAND element 14 goes low. Then the signal d goes high, the signal e goes low, the output of the NAND gate 16 goes high, and the output signal O goes low, if not the input signal A, which is applied to the first input of the NOR gate 16 through the first signal path a, still remains high.
Die maximale Impulsdauer des Ausgangsimpulses O ist somit durch die Dauer des Eingangssignals A und die minimale Impulsdauer des Ausgangssignals durch die Verzögerungszeit td des Verzöge rungsglieds 12 definiert.The maximum pulse duration of the output pulse O is thus defined by the duration of the input signal A and the minimum pulse duration of the output signal by the delay time t d of the delay element 12 .
Fig. 2 zeigt in Form eines Impulsdiagramms die oben in Worten erläuterte Funktionsweise des in Fig. 1 gezeigten Ausführungs beispiels der erfindungsgemäßen Impulserzeugerschaltung und zwar im linken Abschnitt I für ein Eingangssignal A längerer Dauer und im rechten Abschnitt II für ein Eingangssignal A kürzerer Dauer. Fig. 2 shows in the form of a pulse diagram, the above-described in words operation of the embodiment shown in Fig. 1 example of the inventive pulse generator circuit in the left section I for an input signal A longer duration and in the right section II for an input signal A shorter duration.
Die erste Zeile in Fig. 2 zeigt eine beispielhafte Signalform für das Eingangssignal A am Eingangsanschluss 9 und auf dem Signalweg a. Zum Zeitpunkt t1 trifft die Vorderflanke des Eingangssignals A am Eingangsanschluss 9 ein, d. h., das Eingangssignal A erfährt einen Potentialwechsel von tief nach hoch, der bis zum Zeitpunkt t3 hoch bleibt.The first line in FIG. 2 shows an exemplary signal form for the input signal A at the input connection 9 and on the signal path a. At the time t 1 , the leading edge of the input signal A arrives at the input terminal 9 , ie the input signal A undergoes a potential change from low to high, which remains high until the time t 3 .
Die zweite Zeile zeigt den Signalverlauf des vom ersten Inver tierglied 11 invertierten Eingangssignals auf dem zweiten Signalweg b, das auch dem Eingang des Verzögerungsglieds 12 anliegt. Die dritte Zeile zeigt das um td verzögerte Signal c am Ausgang des Verzögerungsglieds 12 (Zeitpunkt t2). Die vierte Zeile zeigt das am Ausgang der Zwischenspeicherschaltung 13, 14 erscheinende Signal d. Die fünfte Zeile zeigt das durch das zweite Invertierglied 15 invertierte Signal e. Die sechste Zeile zeigt den Ausgangsimpuls O.The second line shows the waveform of the input signal inverted by the first inverter 11 on the second signal path b, which is also applied to the input of the delay element 12 . The third line shows the signal c delayed by t d at the output of the delay element 12 (time t 2 ). The fourth line shows the signal d appearing at the output of the buffer circuit 13 , 14 . The fifth line shows the signal e inverted by the second inverter 15 . The sixth line shows the output pulse O.
Fig. 2 zeigt in der sechsten Zeile des Abschnitts I, dass bei einem länger dauernden Eingangssignal A der Ausgangsimpuls O eine mit der Dauer des Eingangssignals A übereinstimmende Impulsdauer hat. ("länger" bedeutet länger als die Verzöge rungszeit td des Verzögerungsglieds 12). Dies rührt daher, da das nach Ablauf der Verzögerungszeit td des Verzögerungsglieds 12 (Signal c) zum Zeitpunkt t2 hoch gehende Signal d am Ausgang der Zwischenspeicherschaltung 13, 14 und damit das aufgrund der Inversion durch das zweite Invertierglied 15 tief gehende Signal e nicht durch das NOR-Glied 16 durchgreifen kann, weil das Potential an dessen erstem Eingang aufgrund des länger dauernden Eingangssignals A über den ersten Signalweg a immer noch hoch liegt. Somit ist im Beispiel des Abschnitts I die Rückflanke des Ausgangsimpulses O durch die Dauer des Eingangs signals A bestimmt (Zeitpunkt t3). Fig. 2 shows in the sixth row of the section I, that for a longer duration input signal A of the output pulse O has a matched with the duration of the input signal A pulse duration. ("Longer" means longer than the delay time t d of the delay element 12 ). This is because since the end of the delay time of the delay element t d at time t 2 to the continuous signal d at the output of the latch circuit 13, 14 and thus the result of the inversion depth through the second inverting gate 15 signal e 12 (signal c) is not can reach through the NOR gate 16 because the potential at its first input is still high due to the longer-lasting input signal A via the first signal path a. Thus, in the example of section I, the trailing edge of the output pulse O is determined by the duration of the input signal A (time t 3 ).
In dem in der rechten Hälfte der Fig. 2 gezeigten Beispiel II erscheint zum Zeitpunkt t4 erneut ein Eingangssignal A am Ein gangsanschluss 9, dessen Dauer jedoch sehr viel kürzer ist als das Eingangssignal im linken Abschnitt I der Fig. 2 und auch kürzer als die Verzögerungszeit td des Verzögerungsglieds 12. In the example II shown in the right half of FIG. 2, an input signal A appears again at the input terminal 9 at time t 4 , the duration of which is, however, much shorter than the input signal in the left section I of FIG. 2 and also shorter than that Delay time t d of delay element 12 .
Wie schon erläutert, ist in diesem Fall für die Dauer des Aus gangsimpulses O die durch das Verzögerungsglied 12 verursachte Verzögerungszeit, d. h., das Zurücksetzen der Zwischenspeicher schaltung 13, 14 (zum Zeitpunkt t5) maßgeblich, so dass hier der Fall nicht auftreten kann, dass ein zu kurzes Eingangs signal A keinen oder einen undefinierten Ausgangsimpuls O am Ausgangsanschluss 19 erzeugt, wie dies in der eingangs be schriebenen und in Fig. 4 dargestellten bekannten Impulser zeugerschaltung 1 auftreten konnte.As already explained, in this case, for the duration of the output pulse O, the delay time caused by the delay element 12 , ie the resetting of the buffer circuit 13 , 14 (at time t 5 ) is decisive, so that the case cannot occur here. that an input signal A that is too short generates no or an undefined output pulse O at the output terminal 19 , as could occur in the known pulse generator circuit 1 described at the beginning and shown in FIG. 4.
Die Fig. 3 zeigt ein hinsichtlich der Anzahl der Bauelemente und der Geschwindigkeit des Zwischenspeichervorgangs optimier tes Ausführungsbeispiel einer Impulserzeugerschaltung 20, bei der die die Zwischenspeicherschaltung bildenden kreuzgekoppel ten NAND-Glieder gemäß Fig. 1 ersetzt sind durch kreuzge koppelte NOR-Glieder 23, 24. Wie Fig. 3 zeigt, fallen die Signalwege a und b zusammen, so dass das Eingangssignal A vor seiner Zwischenspeicherung nicht invertiert wird und die Lauf zeit des Invertierglieds 11 eingespart wird. Funktionell ist die Schaltung in Fig. 3 jedoch identisch mit der in Fig. 1, so dass sich eine spezielle Funktionsbeschreibung erübrigt, da die wesentliche Funktion bereits anhand der Fig. 1 und 2 erläutert wurden. Fig. 3 shows an respect to the number of the components and the speed of the intermediate storage process optimizing th exemplary embodiment of a pulse generating circuit 20, in which are the latch circuit forming kreuzgekoppel th NAND gates of FIG. 1 is replaced by kreuzge coupled NOR gates 23, 24. As shown in FIG. 3, the signal paths a and b coincide, so that the input signal A is not inverted before it is buffered and the running time of the inverter 11 is saved. In terms of function, the circuit in FIG. 3 is identical to that in FIG. 1, so that a special functional description is unnecessary, since the essential function has already been explained with reference to FIGS. 1 and 2.
Claims (6)
das Eingangssignal (A) über einen ersten Signalweg (a) unmit telbar einem ersten Eingang eines NOR-Glieds (16), welches das logische Verknüpfungsglied ist, über einen zweiten Signalweg (b) einem ersten Eingang der Zwischenspeicherschaltung (13, 14; 23, 24) und gleichzeitig einem Eingang des Verzögerungsglieds (12) zugeführt wird, dessen Ausgang einem zweiten Eingang der Zwischenspeicherschaltung (13, 14) angelegt ist,
dass der Ausgang der Zwischenspeicherschaltung (13, 14) einem zweiten Eingang des NOR-Glieds (16) zugeführt wird, und
dass der Ausgang des NOR-Glieds (16) durch ein Invertierglied (17) invertiert dem Ausgangsanschluss (19) als das Ausgangssignal (O) zugeführt wird.5. Pulse generator according to one of the preceding claims, characterized in that
the input signal (A) via a first signal path (a) immediately to a first input of a NOR gate ( 16 ), which is the logic logic element, via a second signal path (b) to a first input of the buffer circuit ( 13 , 14 ; 23 , 24 ) and at the same time an input of the delay element ( 12 ) is supplied, the output of which is applied to a second input of the buffer circuit ( 13 , 14 ),
that the output of the buffer circuit ( 13 , 14 ) is fed to a second input of the NOR gate ( 16 ), and
that the output of the NOR gate ( 16 ) is inverted by an inverter ( 17 ) and fed to the output terminal ( 19 ) as the output signal (O).
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