[go: up one dir, main page]

CN115803810B - 具有动态交叉耦合再生级的高速感测放大器 - Google Patents

具有动态交叉耦合再生级的高速感测放大器 Download PDF

Info

Publication number
CN115803810B
CN115803810B CN202180049207.6A CN202180049207A CN115803810B CN 115803810 B CN115803810 B CN 115803810B CN 202180049207 A CN202180049207 A CN 202180049207A CN 115803810 B CN115803810 B CN 115803810B
Authority
CN
China
Prior art keywords
inverter
input
coupled
output
switch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202180049207.6A
Other languages
English (en)
Other versions
CN115803810A (zh
Inventor
T·M·拉斯姆斯
孙立
D·任
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN115803810A publication Critical patent/CN115803810A/zh
Application granted granted Critical
Publication of CN115803810B publication Critical patent/CN115803810B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/0272—Arrangements for coupling to multiple lines, e.g. for differential transmission
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/06—Sense amplifier related aspects
    • G11C2207/063—Current sense amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • Amplifiers (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

在某些方面，感测放大器的再生级包括具有输入和输出的第一反相器，以及具有输入和输出的第二反相器。再生级还包括第三反相器，该第三反相器具有输入，耦合到第二反相器的输入的输出，耦合到电源轨的第一电源端子，以及耦合到第一反相器的输出的第二电源端子。再生级还包括第四反相器，该第四反相器具有输入，耦合到第一反相器的输入的输出，耦合到电源轨的第一电源端子，以及耦合到第二反相器的输出的第二电源端子。

Description

具有动态交叉耦合再生级的高速感测放大器
背景技术
根据35U.S.C.§119的优先权要求
本专利申请要求于2020年7月27日提交的题为“HIGH－SPEED SENSE AMPLIFIERWITH A DYNAMICALLY CROSS－COUPLED REGENERATION STAGE”的非临时申请No.16/940，280的优先权，该申请已转让给本申请的受让人，并且在此明确地引入作为参考。
技术领域
本公开的各方面总体上涉及放大器，并且特别低涉及感测放大器。
背景技术
感测放大器被用于广泛的应用，包括存储器、模数转换器和高速串行器/解串器(SerDes)中的数据采样器。在数据采样器的情况下，可以使用具有强再生反馈的感测放大器来快速采样和解析数据采样器中的输入数据位。
发明内容
以下给出了一个或多个实现的简化概述，以便提供对这些实现的基本理解。本概述不是对所有预期实现的广泛综述，并且既不旨在标识所有实现的关键或重要元素，也不旨在描绘任何或所有实现的范围。其唯一目的是以简化形式呈现一个或多个实现的一些概念，作为稍后呈现的更详细描述的序言。
第一方面涉及感测放大器的再生级。再生级包括具有输入和输出的第一反相器，以及具有输入和输出的第二反相器。再生级还包括具有输入、输出、第一电源端子和第二电源端子的第三反相器，其中第三反相器的输出被耦合到第二反相器的输入，第三反相器的第一电源端子被耦合到电源轨，并且第三反相器的第二电源端子被耦合到第一反相器的输出。再生级还包括具有输入、输出、第一电源端子和第二电源端子的第四反相器，其中第四反相器的输出被耦合到第一反相器的输入，第四反相器的第一电源端子被耦合到电源轨，并且第四反相器的第二电源端子被耦合到第二反相器的输出。
第二方面涉及一种用于操作感测放大器的再生级的方法，再生级包括第一反相器和第二反相器。该方法包括在第一阶段中，禁用第一反相器和第二反相器的交叉耦合，以及在第二阶段中，使能第二反相器和第二反相器的交叉耦合。
第三方面涉及一种系统。该系统包括接收器、锁存器和耦合在接收器与锁存器之间的感测放大器，其中感测放大器包括输入级和耦合到输入级的再生级。再生级包括具有输入和输出的第一反相器，以及具有输入和输出的第二反相器。再生级还包括具有输入、输出、第一电源端子和第二电源端子的第三反相器，其中第三反相器的输出被耦合到第二反相器的输入，第三反相器的第一电源端子被耦合到电源轨，并且第三反相器的第二电源端子被耦合到第一反相器的输出。再生级还包括具有输入、输出、第一电源端子和第二电源端子的第四反相器，其中第四反相器的输出被耦合到第一反相器的输入，第四反相器的第一电源端子被耦合到电源轨，并且第四反相器的第二电源端子被耦合到第二反相器的输出。
附图说明
图1示出了根据本发明的某些方面的包括输入级和再生级的感测放大器的示例。
图2示出了其中利用根据本公开的某些方面的晶体管实现图1的感测放大器中的开关的示例。
图3是示出根据本公开的某些方面的、由输入级输出到再生级的电压的示例的定时图。
图4是示出根据本公开的某些方面的在感测阶段和判定阶段期间的再生级的输出电压的示例的定时图。
图5示出了根据本公开的某些方面的感测放大器的示例。
图6示出了其中利用根据本公开的某些方面的开关实现图6的感测放大器中的反相器的示例。
图7示出了其中利用根据本公开的某些方面的晶体管实现图7的感测放大器中的开关的示例。
图8A示出了根据本公开的某些方面的复位阶段中的感测放大器的示例。
图8B示出了根据本公开的某些方面的感测阶段中的感测放大器的示例。
图8C示出了根据本公开的某些方面的在决策阶段开始处的感测放大器的示例。
图9示出了根据本公开的某些方面的包括再生开关的感测放大器的示例。
图10示出了根据本公开的某些方面的包括再生开关的感测放大器的另一示例。
图11示出了根据本公开的某些方面可以在其中使用本公开的方面的系统的示例。
图12是说明根据本发明的某些方面的用于操作感测放大器的再生级的示例性方法的流程图。
具体实施方式
下文结合附图阐述的详细描述旨在作为对各种配置的描述，而非旨在表示其中可实践本文所述概念的仅有配置。详细描述包括用于提供对各种概念的透彻理解的特定细节。然而，对于本领域技术人员显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些情况下，为了避免模糊这些概念，公知的结构和组件以框图形式被示出了。
图1示出了根据本公开的某些方面的感测放大器110的示例。感测放大器110包括输入级115和再生级140。
输入级115包括第一输入晶体管120、第二输入晶体管122、第一输入级开关116、第二输入级开关130和第三输入级开关134。第二输入级开关130被耦合在电源轨112与第一输入晶体管120之间，并且第三输入级开关134被耦合在电源轨112与第二输入晶体管122之间。第一输入晶体管120被耦合在第二输入级开关130与内部节点117之间，并且第二输入晶体管122被耦合在第三输入级开关134与内部节点117之间。第一输入级开关116被耦合在内部节点117和接地轨114之间。
在图1的示例中，第一输入晶体管120以第一n型场效应晶体管(NFET)实现，其中第一输入晶体管120的漏极被耦合到第二输入级开关130并且第一输入晶体管120的源极被耦合到第一输入级开关116。第二输入晶体管122利用第二NFET实现，其中第二输入晶体管122的漏极被耦合到第三输入级开关134，并且第二输入晶体管122的源极被耦合到第一输入级开关116。应当了解，第一输入晶体管120和第二输入晶体管122不限于NFET，并且可以利用其它类型的晶体管来实现。例如，在其他实现中，第一输入晶体管120和第二输入晶体管122可以通过翻转输入级115的结构而利用p型场效应晶体管(PFET)来被实现。
第一输入晶体管120和第二输入晶体管122由差分输入信号(例如，差分数据信号)驱动，差分输入信号包括第一输入电压(被标记为“INP”)和第二输入电压(被标记为“INN”)。第一输入电压INP被输入到第一输入121，第一输入121耦合到第一输入晶体管120的栅极，并且第二输入电压INN被输入到第二输入123，第二输入123耦合到第二输入晶体管122的栅极。差分输入信号可以具有小差分电压(即，第一输入电压INP与第二输入电压INN之间的小的差异)，其中差分电压的极性表示位值。如下文进一步论述，感测放大器110被配置为将小差分输入电压转换为大差分输出电压以解析位值。
第一输入级开关116具有由时钟信号(被标记为“CLK”)驱动的控制输入118。在该示例中，第一输入级开关116被配置为在时钟信号CLK为高时接通并且在时钟信号CLK为低时断开。
第二输入级开关130具有由时钟信号CLK驱动的控制输入132，并且第三输入级开关134具有由时钟信号CLK驱动的控制输入136。在该示例中，第二输入级开关130和第三输入级开关134中的每个开关被配置为在时钟信号CLK为低时接通并且在时钟信号CLK为高时断开。
输入级115具有在第二输入级开关130和第一输入晶体管120之间的第一节点124，以及在第三输入级开关134和第二输入晶体管122之间的第二节点126。如下面进一步讨论的，第一节点124处的电压(被标记为“DINT”)和第二节点126处的电压(被标记为“NDINT”)被输出到再生级140。
再生级140包括第一再生级开关142、第二再生级开关146、第三再生级开关180、第一反相器150和第二反相器160。如下面进一步讨论的，第一反相器150和第二反相器160交叉耦合以提供再生反馈。
第一反相器150具有输入152、输出154、第一电源端子156和第二电源端子158。第二反相器160具有输入162、输出164、第一电源端子166和第二电源端子168。为了交叉耦合第一反相器150和第二反相器160，第一反相器150的输入152被耦合到第二反相器160的输出164，并且第二反相器160的输入162被耦合到第一反相器150的输出154。第一反相器150的第一电源端子156和第二反相器160的第一电源端子166被耦合到虚拟电源节点185。第一反相器150的第二电源端子158和第二反相器160的第二电源端子168被耦合到接地轨114。在该示例中，再生级140的第一输出170被耦合到第二反相器160的输出164，并且再生级140的第二输出175被耦合到第一反相器150的输出154。
第一再生级开关142被耦合在第一反相器150的输出154和接地轨114之间。第一再生级开关142具有耦合到输入级115的第二节点126的控制输入144。因此，第一再生级开关142的控制输入144由电压NDINT驱动。在该示例中，第一再生级开关142被配置为当电压NDINT高于第一再生级开关142的阈值电压时接通，并且当电压NDINT低于第一再生级开关142的阈值时断开。
第二再生级开关146被耦合在第二反相器160的输出164和接地轨114之间。第二再生级开关146具有被耦合到输入级115的第一节点124的控制输入148。因此，第二再生级开关146的控制输入148由电压DINT驱动。在该示例中，第二再生级开关146被配置为当电压DINT高于第二再生级开关146的阈值电压时接通，并且当电压DINT低于第二再生级开关146的阈值时断开。第二再生级开关146的阈值电压可以近似等于第一再生级开关142的阈值电压。
第三再生级开关180被耦合在电源轨112和虚拟电源节点185之间。第三再生级开关180具有由时钟信号的补码(被标记为“CLKb”)驱动的控制输入182，该补码可以通过用反相器(未示出)将时钟信号CLK反相来生成。在该示例中，第三再生级开关180被配置为当互补时钟信号CLKb为低时(即，时钟信号CLK为高)接通，并且当互补时钟信号CLKb为高时(即，时钟信号CLK为低)断开。
图2示出了利用NFET 210来实现第一输入级开关116的示例，其中NFET 210的漏极被耦合到内部节点117，NFET 210的源极被耦合到接地轨114，并且第一输入级开关116的控制输入118位于NFET210的栅极处。第二输入级开关130利用PFET 215实现，其中PFET215的源极被耦合到电源轨112，PFET 215的漏极被耦合到第一节点124，并且第二输入级开关130的控制输入132位于PFET 215的栅极处。第三输入级开关134利用PFET 220实现，其中PFET220的源极被耦合到电源轨112，PFET 220的漏极被耦合到第二节点126，并且第三输入级开关134的控制输入136位于PFET 220的栅极处。
在图2的示例中，第一再生级开关142以NFET 225实现，其中NFET 225的漏极被耦合到第一反相器150的输出154，NFET 225的源极被耦合到接地轨114，并且第一再生级开关142的控制输入144位于NFET 225的栅极处。在该示例中，第一再生级开关142的阈值电压对应于NFET 225的阈值电压。第二再生级开关146由NFET 230实现，其中NFET 230的漏极被耦合到第二反相器160的输出164，NFET 230的源极被耦合到接地轨114，并且第二再生级开关146的控制输入148位于NFET 230的栅极处。在该示例中，第二再生级开关146的阈值电压对应于NFET 230的阈值电压。第三再生级开关180由PFET 235实现，其中PFET 235的源极被耦合到电源轨112，PFET235的漏极被耦合到虚拟电源节点185，并且第三再生级开关180的控制输入182位于PFET 235的栅极处。
在图2的示例中，第一反相器150包括NFET 240和PFET 245。NFET 240的漏极被耦合到输出154，NFET 240的栅极被耦合到输入152，并且NFET 240的源极被耦合到第二电源端子158。PFET 245的源极被耦合到第一电源端子156，PFET 245的漏极被耦合到输出154，并且PFET 245的栅极被耦合到输入152。
第二反相器160包括NFET 250和PFET 255。NFET 250的漏极被耦合到输出164，NFET 250的栅极被耦合到输入162，并且NFET250的源极被耦合到第二电源端子168。PFET255的源极被耦合到第一电源端子166，PFET 255的漏极被耦合到输出164，并且PFET 255的栅极被耦合到输入162。
应当理解，开关116、130、134、142、146和180不限于图2所示的示例性实现。而且，应当理解，第一反相器150和第二反相器160不限于图2所示的示例性实现。
现在将根据某些方面讨论感测放大器110的示例性操作。
当时钟信号CLK为低时，感测放大器110处于复位阶段，其中感测放大器110的节点被设置为预定电压以初始化感测放大器110以用于下一位判定。在复位阶段中，第一输入级开关116断开。结果，第一输入级开关116将第一输入晶体管和第二输入晶体管120和122从接地轨114解耦。第二输入级开关130接通，并且第三输入级开关134接通。结果，第二输入级开关130将第一节点124拉到VCC(即，电源轨112上的电源电压)，并且第三输入级开关134将第二节点126拉到VCC。因此，分别输入到再生级140的第一再生级开关和第二再生级开关142和146的电压NDINT和DINT两者都被拉到VCC。
在复位阶段中，第三再生级开关180被断开，因为当时钟信号CLK为低时，互补时钟信号CLKb为高。结果，第三再生级开关180将第一反相器150的第一电源端子156从电源轨112解耦并且将第二反相器160的第一电源端子166从电源轨112解耦。这禁用了从电源轨112到反相器150和160的第一电源端子156和166的电流路径。
在复位阶段中，第一再生级开关和第二再生级开关142和146两者都接通，因为DINT和NDINT两者都被拉到VCC(假设VCC大于开关142和146的阈值电压)。结果，第一再生级开关142将第一反相器150的输出154和第二反相器160的输入162拉到地，并且第二再生级开关146将第二反相器160的输出164和第一反相器150的输入152拉到接地。
当时钟信号CLK从低转变到高时，感测放大器110进入感测阶段，其中输入级115感测差分输入信号(例如，差分数据信号)。图3示出了对于其中输入电压INP高于输入电压INN的情况，在感测阶段期间的电压DINT和NDINT的示例，其可以表示1的位值。在该示例中，时钟信号CLK在时间T1处从低转变为高。图3还示出了第一再生级开关和第二再生级开关142和146的阈值电压310。
在时间T1处，第一输入级开关116接通，并且第二输入级开关130和第三输入级开关134断开。这允许第一输入晶体管120基于驱动第一输入晶体管120的输入电压INP下拉第一节点124处的电压DINT，并且允许第二输入晶体管122基于驱动第一第二晶体管122的输入电压INN下拉第二节点126处的电压NDINT。在该示例中，第一节点124处的电压DINT以比第二节点126处的电压NDINT更快的速率被下拉。这是因为在该示例中，第一输入晶体管120由比第二晶体管122更高的电压驱动(即，INP>INN)。
在时间T2处，电压DINT下降到低于阈值电压310，这断开第二再生级开关146。第一再生级开关142在时间T2处仍然接通，因为电压NDINT仍然高于阈值电压。在时间T2处，再生级140进入判定阶段，其中第二再生级开关146的断开触发交叉耦合的反相器150和160的再生反馈。在该示例中，再生反馈上拉第一输出170并且下拉第二输出175。图4中示出了这种情况的示例，其示出了第一输出170处的输出电压OUTP和第二输出175处的输出电压OUTN的示例。如图4所示，再生反馈上拉第一输出170并且下拉第二输出175，这导致输出170和175处的大的差分输出电压表示解析的位值。在该示例中，输出电压OUTP高于输出电压OUTN，其可以表示位判定为1。
在时间T3处，时钟信号CLK从高转变回低，致使输出电压OUTP和OUTN中的每个电压返回到约零伏的复位电压(即，接地)。
以上针对输入电压INP高于输入电压INN的情况讨论了感测阶段和判定阶段。针对输入电压INN高于输入电压INP的情况，在感测阶段期间，在输入级115的第一节点124处的电压DINT之前，输入级115的第二节点126处的电压NDINT下降到低于阈值电压310，致使第一再生级开关142断开。第一再生级开关142的断开致使交叉耦合的反相器150和160的再生反馈上拉第二输出175并且下拉第一输出170，从而导致大的差分输出电压，其中输出电压OUTN高于输出电压OUTP，这可以表示零位判定。
当交叉耦合的反相器150和160的第一电源端子156和166通过第三再生级开关180被耦合到电源轨112时，交叉耦合的反相器150和160提供再生增益。在感测阶段期间，交叉耦合的反相器150和160可以通过第三再生级开关180从电源轨112汲取大电流，导致在第三再生级开关180两端出现大的IR电压降。大的IR电压降降低了交叉耦合的反相器150和160的第一电源端子156和166处的电源电压(被标记为“Vp”)。图4中示出了这种情况的示例，其示出了电源轨122处的电源电压VCC和虚拟电源节点185处的电源电压VP的示例，虚拟电源节点185被耦合到反相器150和160的第一电源端子156和166。如图4所示，在时间T2处的判定阶段开始时，由于第三再生级开关180两端的IR降，虚拟电源节点185处的电源电压Vp可以显著低于电源轨122处的电源电压VCC(例如，低超过30％)。较低的电源电压Vp可以显著降低交叉耦合的反相器150和160的再生增益，这实质上减慢了再生级140进行位判定的速度，并且降低了感测放大器110的灵敏度。
为了解决上述问题，本发明的各方面提供了一种再生级，再生级包括动态控制反相器150和160的交叉耦合的时钟驱动反相器。这消除了对第三再生级开关180的需要，其允许反相器150和160的第一电源端子156和166直接被耦合到电源轨112。结果，电源电压VCC被施加于反相器150和160的第一电源端子156和166，这增加了判定阶段期间交叉耦合的反相器150和160的再生增益。增加的再生增益增加了再生级可以进行位判定的速度，并且增加了感测放大器110的灵敏度。此外，如下面进一步讨论的，再生级可以包括再生开关以进一步增加再生增益。
图5示出了根据本公开的某些方面的示例性再生级510。再生级510可以被耦合到图1或图2所示的示例性输入级115。再生级510包括以上讨论的第一反相器150、第二反相器160、第一再生级开关142和第二再生级开关146。
再生级510还包括第三反相器520和第四反相器530。第三反相器520和第四反相器530中的每个反相器由时钟信号CLK驱动。如下面进一步讨论的，第三反相器520和第四反相器530被配置为基于时钟信号CLK控制第一反相器150和第二反相器160的交叉耦合。
再生级510还包括第一再生开关550和第二再生开关560。如下面进一步讨论的，第一再生开关550和第二再生开关560被配置为在判定阶段期间提供附加的再生增益。
在图5的示例中，第一反相器150的第一电源端子156和第二反相器160的第一电源端子166被耦合到电源轨112。在该示例中，电源电压VCC被施加于第一反相器和第二反相器150和160的第一电源端子156和166。第一反相器150的第二电源端子158和第二反相器160的第二电源端子168被耦合到接地轨114。
第一再生级开关142被耦合在第一反相器150的输出154与接地轨114之间。如上所述，第一再生级开关142的控制输入144可以被耦合到输入级115的第二节点126。第二再生级开关146被耦合在第二反相器160的输出164与接地轨114之间。如上所述，第二再生级开关146的控制输入148可以被耦合到输入级115的第一节点124。
第三反相器520具有输入522、输出524、第一电源端子526和第二电源端子528。第三反相器520的输入522由时钟信号CLK驱动，并且第三反相器520的输出524被耦合到第二反相器160的输入162。第三反相器520的第一电源端子526被耦合到电源轨112，并且第三反相器520的第二电源端子528被耦合到第一反相器150的输出154。
第四反相器530具有输入532、输出534、第一电源端子536和第二电源端子538。第四反相器530的输入532由时钟信号CLK驱动，并且第四反相器530的输出534被耦合到第一反相器150的输入152。第四反相器530的第一电源端子536被耦合到电源轨112，并且第四反相器530的第二电源端子538被耦合到第二反相器160的输出164。
第一再生开关550被耦合在电源轨112和第一反相器150的输入152之间。第一再生开关550具有耦合到第三反相器520的输出524的控制输入555。第二再生开关560被耦合在电源轨112与第二反相器160的输入162之间。第二再生开关560具有被耦合到第四反相器530的输出534的控制输入565。每个再生开关550和560可以利用PFET或其它类型的开关来实现。
在图5所示的示例中，再生级510的第一输出170被耦合到第二反相器160的输出164，并且再生级510的第二输出175被耦合到第一反相器150的输出154。然而，应当了解，再生级510不限于此示例，并且输出170和175可以被耦合到再生级510中的其它节点(例如，耦合到第三反相器520和第四反相器530的输出524和534)。
现在将根据本公开的某些方面讨论再生级510的示例性操作。
当时钟信号CLK为低时，再生级510处于复位阶段。在复位阶段中，禁用从电源轨112到接地轨114的电流路径，并且再生级510的节点被设定为预定电压，以初始化再生级510，以用于下一位判定，如下文进一步论述。
在复位阶段中，第三反相器520将第二反相器160的输入162拉到电源电压VCC，而第四反相器530将第一反相器150的输入152拉到电源电压VCC。在这种情况下，第三反相器520和第四反相器530断开第一反相器150和第二反相器160之间的交叉耦合路径(即，禁用第一反相器150和第二反相器160的交叉耦合)。由于第一反相器和第二反相器150和160的输入152和162被拉到VCC，第一反相器和第二反相器150和160的输出154和164被驱动为低。
此外，在复位阶段中，第一再生级开关142和第二再生级开关146两者都接通。这是因为电压NDINT和DINT在复位阶段中被拉到VCC，如上所述。
当时钟信号CLK在感测阶段的开始处从低转变到高时，第三反相器520将第二反相器160的输入162耦合到第一反相器150的输出154。这是因为，当时钟信号CLK为高时，第三反相器520在第三反相器520的输出524与第三反相器520的第二电源端子528之间产生传导路径。由于第三反相器520的输出524被耦合到第二反相器160的输入162，并且第三反相器520的第二电源端子528被耦合到第一反相器150的输出154，所以导电路径将第二反相器160的输入162耦合到第一反相器150的输出154。
此外，第四反相器530将第一反相器150的输入152耦合到第二反相器160的输出164。这是因为，当时钟信号CLK为高时，第四反相器530在第四反相器530的输出534与第四反相器530的第二电源端子538之间产生导电路径。由于第四反相器530的输出534被耦合到第一反相器150的输入152，并且第四反相器530的第二电源端子538被耦合到第二反相器160的输出164，所以导电路径将第一反相器150的输入152耦合到第二反相器160的输出164。
因此，当时钟信号CLK为高时，第三反相器520将第二反相器160的输入162耦合到第一反相器150的输出154，并且第四反相器530将第一反相器150的输入152耦合到第二反相器160的输出164。结果，第三反相器520和第四反相器530使能第一反相器150和第二反相器160的交叉耦合，这使能再生反馈。
如上所述，在感测阶段期间，分别输入到第一再生级开关142和第二再生级开关146的电压NDINT和DINT根据差分输入信号的极性以不同的速率下降。
在电压DINT下降得比电压NDINT快(即，INP>INN)的情况下，电压DINT首先下降到阈值电压以下，使得第二再生级开关146首先断开。第二再生级开关146的断开触发交叉耦合的反相器150和160的再生反馈，以将第一输出170拉高并且将第二输出175拉低。由于电源电压VCC被施加于第一反相器150和第二反相器160的第一电源端子156和166，再生增益为高，从而允许再生级510更快地将第一输出170拉高并且将第二输出175拉低以用于更快的位判定。相反，在图1和2中的再生级140中，由于跨第三再生级开关180的IR电压降，被施加于第一反相器150和第二反相器160的第一电源端子156和166的电源电压Vp较低，这降低了再生增益。
针对利用PFET实现再生开关550和560的示例，第二输出175的下拉使得第一再生开关550接通。结果，第一再生开关550将第一反相器150的输入152拉到VCC，这有助于第一反相器150下拉第二输出175并且增加再生增益。
在电压NDINT下降得比电压DINT快(即，INN>INP)的情况下，电压NDINT首先下降到低于阈值电压，这使得第一再生级开关142首先断开。第一再生级开关142的断开触发交叉耦合的反相器150和160的再生反馈，以将第二输出175拉高并且将第一输出170拉低。由于电源电压VCC被施加于第一反相器150和第二反相器160的第一电源端子156和166，再生增益为高，从而允许再生级510更快地将第二输出175拉高并且将第一输出170拉低以用于更快的位判定。
针对利用PFET实现再生开关550和560的示例，第一输出170的下拉使得第二再生开关560接通。结果，第二再生开关560将第二反相器160的输入162拉到VCC，这有助于第二反相器160下拉第一输出170并且增加再生增益。
图6示出了根据某些方面的第三反相器520和第四反相器530的示例性实现。在该示例中，第三反相器520包括第一开关610和第二开关615。第一开关610被耦合在第一电源端子526与第三反相器520的输出524之间，并且第二开关615被耦合在第三反相器520的输出524和第二电源端子528之间。第一开关610的控制输入612和第二开关615的控制输入617被耦合到第三反相器520的输入522。第一开关610被配置为当时钟信号CLK为低时接通并且当时钟信号CLK为高时断开，并且第二开关615被配置为当时钟信号CLK为低时断开并且当时钟信号CLK为高时接通。因此，当时钟信号CLK为低时(即，输入522为低)，第一开关610接通并且第二开关615断开，并且当时钟信号CLK为高时(即，输入522为高)，第一开关610断开并且第二开关615接通。
在该示例中，第四反相器530包括第三开关620和第四开关625。第三开关620被耦合在第四反相器530的输出534与第一电源端子536之间，并且第四开关625被耦合在第四反相器530的第二电源端子538与输出534之间。第三开关620的控制输入622和第四开关625的控制输入627被耦合到第四反相器530的输入532。第三开关620被配置为当时钟信号CLK为低时接通并且当时钟信号CLK为高时断开，并且第四开关625被配置为当时钟信号CLK为低时断开并且当时钟信号CLK为高时接通。因此，当时钟信号CLK为低时(即，输入532为低)，第三开关620接通并且第四开关625断开，并且当时钟信号CLK为高时(即，输入532为高)，第三开关620断开并且第四开关625接通。
在该示例中，当时钟信号CLK在复位阶段中为低时，第三反相器520中的第一开关610接通并且第二开关615断开。结果，第三反相器520通过第一开关610将第二反相器160的输入162耦合到电源轨112，这将第二反相器160的输入162上拉到VCC。由于第二开关615断开，第二反相器160的输入162从第一反相器150的输出154解耦。
另外，在第四反相器530中，第三开关620接通，第四开关625断开。结果，第四反相器530通过第三开关620将第一反相器150的输入152耦合到电源轨112，第三开关620将第一反相器150的输入152上拉到VCC。由于第四开关625被断开，第一反相器150的输入152与第二反相器160的输出164解耦。
因此，在复位阶段中，第二反相器160的输入162从第一反相器150的输出154解耦，并且第一反相器150的输入152从第二反相器160的输出164解耦，这禁用了第一反相器150和第二反相器160的交叉耦合。
当时钟信号CLK在感测阶段的开始处从低转变到高时，在第三反相器520中第一开关610断开并且第二开关615接通。结果，第三反相器520通过第二开关615将第二反相器160的输入162耦合到第一反相器150的输出154。
另外，在第四反相器530中，第三开关620断开并且第四开关625接通。结果，第四反相器530通过第四开关625将第一反相器150的输入152耦合到第二反相器160的输出164。
因此，当时钟信号CLK在感测阶段和判定阶段为高时，第二反相器160的输入162通过第二开关615被耦合到第一反相器150的输出154，并且第一反相器150的输入152通过第四开关625被耦合到第二反相器160的输出164，这使能第一反相器150和第二反相器的交叉耦合，并且因此使能再生反馈。
图7示出了根据某些方面的开关610、615、620、625、550和560的示例性实现。在此示例中，第一开关610利用PFET 730被实现，其中PFET 730的源极被耦合到第三反相器520的第一电源端子526，PFET 730的漏极被耦合到第三反相器520的输出524，并且控制输入612位于PFET 730的栅极处。第二开关615利用NFET 735被实现，其中NFET 735的源极被耦合到第二电源端子528，NFET 735的漏极被耦合到第三反相器520的输出524，并且控制输入617位于NFET735的栅极处。
在该示例中，第三开关620利用PFET 740被实现，其中PFET 740的源极被耦合到第四反相器530的第一电源端子536，PFET 740的漏极被耦合到第四反相器530的输出534，并且控制输入622位于PFET740的栅极处。第四开关625利用NFET 745被实现，其中NFET 745的源极被耦合到第二电源端子538，NFET 745的漏极被耦合到第四反相器530的输出534，并且控制输入627位于NFET 745的栅极处。
在该示例中，第一再生开关550利用PFET 750被实现，其中PFET750的源极被耦合到电源轨112，PFET 750的漏极被耦合到第一反相器150的输入152，并且控制输入555位于PFET 750的栅极处。控制输入555被耦合到第三反相器530的输出524。
第二再生开关560利用PFET 755被实现，其中PFET 755的源极被耦合到电源轨112，PFET 755的漏极被耦合到第二反相器160的输入162，并且控制输入565位于PFET 755的栅极处。控制输入565被耦合到第四反相器530的输出534。
在图7所示的示例中，第一再生级开关142利用上述NFET 225被实现，并且第二再生级开关146利用上述NFET 230被实现。而且，第一反相器150利用上述NFET 240和PFET245被实现，并且第二反相器160利用上述NFET 250和PFET 255被实现。然而，应当理解，本公开不限于这些示例性实现。
图8A示出了根据某些方面的处于复位阶段中的再生级510中的晶体管的接通/断开状态的示例。在图8A中，晶体管旁边的“X”指示晶体管断开。
在此示例中，第三反相器520中的PFET 730接通并且因此将第二反相器160的输入162耦合到电源轨112，从而将第二反相器160的输入162拉到VCC。这断开了PFET 255并且接通了第二反相器160中的NFET 250。第三反相器520的NFET 735断开，并且因此将第二反相器160的输入162从第一反相器150的输出154解耦。
第四反相器530中的PFET 740接通并且因此将第一反相器150的输入152耦合到电源轨112，从而将第一反相器150的输入152拉到VCC。这使第一反相器150中的PFET 245断开并且使NFET 240接通。第四反相器530的NFET745被断开，并且因此将第一反相器150的输入152从第二反相器160的输出164解耦。
第一再生开关550中的PFET 750断开。这是因为在该示例中，第三反相器520中的PFET 730将第一再生开关550的控制输入555拉到VCC。第二再生开关560中的PFET 755也被断开。这是因为在该示例中，第四反相器530中的PFET 740将第二再生开关560的控制输入565拉到VCC。
如图8A中所示，在复位阶段中禁用从电源轨112到接地轨114的电流路径，从而允许再生级510中的节点在复位阶段中稳定到图8A中所示的预定电压。图8A中的电压VSS指示接地轨114的电压。
图8B示出了根据某些方面的感测阶段中的再生级510的示例。在该示例中，第三反相器520中的NFET 735接通并且因此将第二反相器160的输入162耦合到第一反相器150的输出154。第四反相器530中的NFET 745接通并且因此将第一反相器150的输入152耦合到第二反相器160的输出164。结果，反相器150和160的交叉耦合被使能。PFET 730和740被断开。
在感测阶段中，电流从电源轨112流过再生级510，将再生级510的输出170和175拉到VCC和接地之间的电压(被标记为“MID”)。电压MID不必在VCC和接地之间的精确中点。输出170和175可以保持在电压MID，直到电压DINT和NDINT中的一个电压降到低于阈值电压，从而致使第一再生级开关和第二再生级开关142和146中的一个开关断开。
图8C示出了针对其中电压DINT在电压NDINT之前下降到低于阈值电压(即，INP>INN)的情况，在判定阶段开始处的再生级510的示例。在该示例中，第二再生级146的NFET230首先断开，这触发交叉耦合的反相器150和160的再生反馈以将第一输出170拉高(由图8C中的向上箭头指示)并且将第二输出175拉低(由图8C中的向下箭头指示)。如上所述，第一输出170的上拉和第二输出175的下拉产生表示位值的大差分输出电压。
在该示例中，第一再生开关550中的PFET 750通过第二输出175的下拉而接通。结果，PFET 750将第一反相器150中的PFET 245的栅极拉到VCC，这有助于完全断开第一反相器150中的PFET 245。在此示例中，第四反相器530中的NFET 745可以防止第四反相器530的输出534自己一直上升到VCC，以完全断开第一反相器150中的PFET 245。这是因为当NFET745的源极处的电压达到等于时钟信号CLK的电压减去NFET 745的阈值电压的电压时，NFET745可以开始断开。在这种情况下，第一再生开关550中的PFET 750能够将PFET245的栅极拉至VCC以完全断开PFET 245。这切断了通过PFET 245的电流，这有助于第一反相器150中的NFET 240将第二输出175下拉到接地。
在该示例中，第二再生开关560中的PFET 755被断开，因为在该示例中第一输出170被上拉。
如上所述，图8C示出了电压DINT在电压NDINT之前下降到低于阈值电压(即，INP>INN)的情况。针对电压NDINT在电压NDINT之前下降到低于阈值电压(即，INN>INP)的情况，第一再生级开关142的NFET 225首先断开，触发交叉耦合反相器150和160的再生反馈，以上拉第二输出175并且下拉第一输出170。在此示例中，第二再生开关560接通，其将第二反相器160中的PFET 255的栅极上拉到VCC。
图9示出了第一再生开关550的控制输入555被耦合到第一反相器150的输出154的示例。在该示例中，当第二输出175被拉低时，第一再生开关550接通。这使得第一再生开关550将第一反相器150的输入152拉到VCC，这有助于第一反相器150将第二输出175拉低。
在图9的示例中，第二再生开关560的控制输入565被耦合到第二反相器160的输出164。在该示例中，当第一输出170被拉低时，第二再生开关560接通。这使得第二再生开关560将第二反相器160的输入162拉到VCC，这有助于第二反相器160将第一输出170拉低。
图10示出了第一再生开关550和第二再生开关560分别以PFET750和PFET 755被实现的示例。在此示例中，PFET 750的栅极被耦合到第一反相器150的输出154，并且PFET 755的栅极被耦合到第二反相器160的输出164。
针对第一反相器150将第二输出175拉低的情况，PFET 750增加再生增益。这是因为将第二输出175拉低接通了PFET 750，这使得PFET 750将第一反相器150的输入152拉高到VCC。将输入152上拉到VCC完全断开第一反相器150中的PFET 245，其切断了通过PFET245的电流路径，并且帮助第一反相器150中的NFET 240将第二输出175拉低。
针对第二反相器160将第一输出170拉低的情况，PFET 755增加再生增益。这是因为将第一输出170拉低接通了PFET 755，这使得PFET 755将第二反相器160的输入162拉高到VCC。到VCC的输入162的上拉完全断开第二反相器160中的PFET 255，其切断了通过PFET255的电流路径，并且帮助第二反相器160中的NFET 250将第一输出170拉低。
图11示出了其中可以使用本公开的各方面的系统1105的示例。在该示例中，系统1105包括第一芯片1110和第二芯片1115，其中，SerDes可以被用于第一芯片1110和第二芯片1115之间的通信。第一芯片1110包括串行器1120、驱动器1130、第一输出引脚1140和第二输出引脚1142。第二芯片1115包括第一接收引脚1150、第二接收引脚1152、接收器1160、感测放大器110、锁存器1170和解串器1180。
在该示例中，第一芯片1110和第二芯片1115经由包括第一线路1144和第二线路1146的差分串行链路被耦合。第一线路1144被耦合在第一输出引脚1140和第一接收引脚1150之间，并且第二线路1146被耦合在第二输出引脚1142和第二接收引脚1055之间。每条线路1144和1146可以利用衬底(例如，印刷电路板)上的金属线、导线等来被实现。
在第一芯片1120上，串行器1120被配置为接收并行数据流(例如，来自第一芯片1110上的处理器)并且将并行数据流转换成串行数据流，该串行数据流在串行器1120的输出1125处输出。驱动器1130具有耦合到串行器1120的输出1125的输入1132、耦合到第一输出引脚1140的第一输出1134、以及耦合到第二输出引脚1142的第二输出1136。驱动器1130被配置为接收串行数据流，将串行数据流转换为差分信号，并且用差分数据信号驱动差分串行链路的线路1144和1146，以将差分信号传输到第二芯片1105。应当理解，第一芯片1110可以包括图11中未示出的附加组件(例如，耦合到输出引脚1140和1142的阻抗匹配网络、耦合在串行器1120和驱动器1130之间的预驱动器等)。
在第二芯片1115上，接收器1160具有耦合到第一接收引脚1150的第一输入1162、耦合到第二接收引脚1152的第二输入1164、耦合到感测放大器110的第一输入121的第一输出1166、以及耦合到感测放大器110的第二输入123的第二输出1168。接收器1160可以包括放大器和均衡器中的至少一个(例如，用于补偿第一芯片1110和第二芯片1115之间的频率相关信号衰减)。如上所述，感测放大器110从接收器1160接收差分信号，并且对差分信号进行位判定。
在图11的示例中，感测放大器110的第一输出170被耦合到锁存器1170的第一输入1172，并且感测放大器110的第一输出175被耦合到锁存器1170的第二输入1174。锁存器1170具有耦合到解串器1180的输入1182的输出1176。锁存器1170被配置为锁存来自感测放大器110的位判定并且将对应的位输出到解串器1180。解串器1180被配置为将位转换为并行数据流，其可以输出到第二芯片1115上的一个或多个组件(未图示)以用于进一步处理。应当了解，第二芯片1115可以包括图11中未展示的附加组件(例如，耦合到接收引脚1150和1152的阻抗匹配网络、时钟恢复电路等)。
在图11的示例中，第二芯片1115还包括时钟电路1190，其被配置为生成时钟信号CLK并且在输出1194处输出时钟信号CLK。在再生级510中，输出1194可以被耦合到第三反相器520的输入522和第四反相器530的输入532。输出1194还可以分别被耦合到输入级115中的开关116、130和134的控制输入118、132和136。
时钟电路1190可以使用时钟数据恢复来生成时钟信号CLK，其中时钟电路1190经由输入1192接收位判定并且至少部分基于位判定经由阶段内插来控制时钟信号CLK的时钟转变的时序。输入1192可以被耦合到锁存器1170的输出，或感测放大器110的输出170和175中的一个或两者以接收位判定。
在某些方面，时钟电路1190可以包括锁相环路(PLL)、延迟锁定环路(DLL)、振荡器、分频器或其任何组合。应当理解，时钟电路1190可以被实现为各种类型的时钟发生器。
图12说明根据本发明的某些方面的用于操作感测放大器的再生级的示例性方法1200。再生级可以对应于根据图5至10所示的各个方面中的任一个或多个的再生级510。再生级包括第一反相器(例如，第一反相器150)和第二反相器(例如，第二反相器160)。
在框1210处，在第一阶段中禁用第一反相器和第二反相器的交叉耦合。第一阶段可以对应于上面讨论的复位阶段。第一反相器和第二反相器的交叉耦合的禁用可以由第三反相器520和第四反相器530来执行。在某些方面，禁用第一反相器和第二反相器的交叉耦合可以包括将第二反相器的输入(例如，输入162)从第一反相器的输出(例如，输出154)去耦，以及将第一反相器的输入(例如，输入152)从第二反相器的输出(例如，164)去耦。
在框1220处，在第二阶段中使能第二反相器和第二反相器的交叉耦合。第二阶段可以包括上述感测阶段和判定阶段。第一反相器和第二反相器的交叉耦合的使能可以由第三反相器520和第四反相器530来执行。在某些方面，使能第一反相器和第二反相器的交叉耦合可以包括将第二反相器的输入耦合到第一反相器的输出，以及将第一反相器的输入耦合到第二反相器的输出。
在某些方面中，方法1200还可以包括在第一阶段中将第一反相器的输入和第二反相器的输入耦合到电源轨(例如，电源轨112)，并且在第一阶段中将第一反相器的输出和第二反相器的输出耦合到接地轨(例如，接地轨)。
在某些方面，再生级可以进一步包括耦合在第一反相器的输出与接地轨(例如，接地轨114)之间的第一开关(例如，第一再生级开关142)，以及耦合在第二反相器的输出与接地轨之间的第二开关(例如，第二再生级开关146)。在这些方面中，方法1200还可以包括将第一电压(例如，NDINT)从输入级(例如，输入级115)的第一节点(例如，节点126)路由到第一开关的控制输入(例如，控制输入144)，以及将第二电压(例如，DINT)从输入级的第二节点(例如，节点124)路由到第二开关的控制输入(例如，148)。
如本文所使用的，开关的“控制输入”是基于控制输入处的信号(例如，电压)来控制开关是接通(即，闭合)还是断开(即，断开)的输入。针对用晶体管实现开关的示例，控制输入位于晶体管的栅极处。可以理解，开关可以用一个以上的晶体管来被实现的。例如，可以用传输栅极来实现开关，其可以包括并联耦合并且由互补信号驱动的NFET和PFET。
应当理解，本公开不限于以上用于描述本公开的各方面的示例性术语。例如，再生级也可称为判定级。
本文中使用诸如“第一”、“第二”等名称对元件的任何引用一般不限制这些元件的数量或顺序。相反，本文使用这些指定作为区分两个或更多个元件或元件示例的方便方式。因此，对第一元件和第二元件的引用并不意味着仅可以使用两个元件，或者第一元件必须在第二元件之前。
在本公开中，词语“示例性”用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面不一定解释为比本发明的其它方面优选或有利。同样，术语“方面”不要求本公开的所有方面包括所讨论的特征、优点或操作的模式。如本文关于所述值或性质使用的术语“大约”旨在表示在所述值或性质的10％内。
对本发明的先前描述被提供以使能所属领域的技术人员制作或使用本发明。所属领域的技术人员将容易明白对本发明的各种修改，并且本文中所限定的一般原理可在不脱离本发明的精神或范围的情况下应用于其它变化形式。因此，本公开不旨在限于本文描述的示例，而是要符合与本文公开的原理和新颖特征一致的最宽范围。

Claims (20)

1.一种感测放大器的再生级，包括：
具有输入和输出的第一反相器；
具有输入和输出的第二反相器；
具有输入、输出、第一电源端子和第二电源端子的第三反相器，其中所述第三反相器的输出被耦合到所述第二反相器的输入，所述第三反相器的第一电源端子被耦合到电源轨，并且所述第三反相器的第二电源端子被耦合到所述第一反相器的输出；以及
具有输入、输出、第一电源端子和第二电源端子的第四反相器，其中所述第四反相器的输出被耦合到所述第一反相器的输入，所述第四反相器的第一电源端子被耦合到所述电源轨，并且所述第四反相器的第二电源端子被耦合到所述第二反相器的输出。
2.根据权利要求1所述的再生级，其中：
所述第一反相器具有耦合到所述电源轨的第一电源端子和耦合到接地轨的第二电源端子；以及
所述第二反相器具有耦合到所述电源轨的第一电源端子和耦合到所述接地轨的第二电源端子。
3.根据权利要求2所述的再生级，进一步包括：
耦合在所述第一反相器的所述输出与所述接地轨之间的第一开关；以及
耦合在所述第二反相器的所述输出与所述接地轨之间的第二开关。
4.根据权利要求3所述的再生级，其中：
所述第一开关具有耦合到输入级的第一节点的控制输入；以及
所述第二开关具有耦合到所述输入级的第二节点的控制输入。
5.根据权利要求1所述的再生级，进一步包括：
耦合在所述第一反相器的所述输出与接地轨之间的第一开关；以及
耦合在所述第二反相器的所述输出与所述接地轨之间的第二开关。
6.根据权利要求5所述的再生级，其中：
所述第一开关具有耦合到输入级的第一节点的控制输入；以及
所述第二开关具有耦合到所述输入级的第二节点的控制输入。
7.根据权利要求6所述的再生级，其中所述第一开关包括第一n型场效应晶体管(NFET)，并且所述第二开关包括第二NFET。
8.根据权利要求1所述的再生级，其中所述第三反相器包括：
耦合在所述第三反相器的所述第一电源端子与所述第三反相器的所述输出之间的第一开关，所述第一开关具有控制输入，所述第一开关的所述控制输入耦合到所述第三反相器的所述输入；以及
耦合在所述第三反相器的所述输出与所述第三反相器的所述第二电源端子之间的第二开关，所述第二开关具有控制输入，所述第二开关的所述控制输入耦合到所述第三反相器的所述输入。
9.根据权利要求8所述的再生级，其中所述第四反相器包括：
耦合在所述第四反相器的所述第一电源端子与所述第四反相器的所述输出之间的第三开关，所述第三开关具有控制输入，所述第三开关的所述控制输入耦合到所述第四反相器的所述输入；以及
耦合在所述第四反相器的所述输出与所述第四反相器的所述第二电源端子之间的第四开关，所述第四开关具有控制输入，所述第四开关的所述控制输入耦合到所述第四反相器的所述输入。
10.根据权利要求9所述的再生级，其中：
所述第三反相器的输入被配置为接收时钟信号；以及
所述第四反相器的输入被配置为接收所述时钟信号。
11.根据权利要求1所述的再生级，其中：
所述第三反相器的输入被配置为接收时钟信号；以及
所述第四反相器的输入被配置为接收所述时钟信号。
12.根据权利要求1所述的再生级，进一步包括：
耦合在所述电源轨与所述第一反相器的所述输入之间的第一开关，所述第一开关具有控制输入，所述第一开关的所述控制输入耦合到所述第三反相器的所述输出；以及
耦合在所述电源轨与所述第二反相器的所述输入之间的第二开关，所述第二开关具有控制输入，所述第二开关的所述控制输入耦合到所述第四反相器的所述输出。
13.根据权利要求12所述的再生级，其中所述第一开关包括第一p型场效应晶体管(PFET)，并且所述第二开关包括第二PFET。
14.根据权利要求1所述的再生级，进一步包括：
耦合在所述电源轨与所述第一反相器的所述输入之间的第一开关，所述第一开关具有控制输入，所述第一开关的所述控制输入耦合到所述第一反相器的所述输出；以及
耦合在所述电源轨与所述第二反相器的所述输入之间的第二开关，所述第二开关具有控制输入，所述第二开关的所述控制输入耦合到所述第二反相器的所述输出。
15.根据权利要求14所述的再生级，其中所述第一开关包括第一p型场效应晶体管(PFET)，并且所述第二开关包括第二PFET。
16.一种用于操作感测放大器的再生级的方法，所述再生级包括第一反相器和第二反相器，所述方法包括：
在第一阶段中，禁用所述第一反相器和所述第二反相器的交叉耦合，
其中禁用所述第一反相器和所述第二反相器的所述交叉耦合包括：
将所述第二反相器的输入从所述第一反相器的输出解耦；以及
将所述第一反相器的输入从所述第二反相器的输出解耦；以及
在第二阶段中，使能所述第一反相器和所述第二反相器的所述交叉耦合，
其中使能所述第一反相器和所述第二反相器的所述交叉耦合包括：
将所述第二反相器的输入耦合到所述第一反相器的输出；以及
将所述第一反相器的输入耦合到所述第二反相器的输出；
在所述第一阶段中，将所述第一反相器的输入和所述第二反相器的输入耦合到电源轨；以及
在所述第一阶段中，将所述第一反相器的输出和所述第二反相器的输出耦合到接地轨。
17.一种用于操作感测放大器的再生级的方法，所述再生级包括第一反向器、第二反相器、耦合在所述第一反相器的输出与接地轨之间的第一开关，以及耦合在所述第二反相器的输出与所述接地轨之间的第二开关，所述方法包括：
在第一阶段中，禁用所述第一反相器和所述第二反相器的交叉耦合，
其中禁用所述第一反相器和所述第二反相器的所述交叉耦合包括：
将所述第二反相器的输入从所述第一反相器的输出解耦；以及
将所述第一反相器的输入从所述第二反相器的输出解耦；以及
在第二阶段中，使能所述第一反相器和所述第二反相器的所述交叉耦合，
其中使能所述第一反相器和所述第二反相器的所述交叉耦合包括：
将所述第二反相器的输入耦合到所述第一反相器的输出；以及
将所述第一反相器的输入耦合到所述第二反相器的输出；
将第一电压从输入级的第一节点路由到所述第一开关的控制输入；以及
将第二电压从所述输入级的第二节点路由到所述第二开关的控制输入。
18.一种系统，包括：
接收器；
锁存器；以及
耦合在所述接收器与所述锁存器之间的感测放大器，其中所述感测放大器包括：
输入级；以及
耦合到所述输入级的再生级，其中所述再生级包括：
具有输入和输出的第一反相器；
具有输入和输出的第二反相器；
具有输入、输出、第一电源端子和第二电源端子的第三反相器，其中所述第三反相器的输出被耦合到所述第二反相器的输入，所述第三反相器的第一电源端子被耦合到电源轨，并且所述第三反相器的第二电源端子被耦合到所述第一反相器的输出；以及
具有输入、输出、第一电源端子和第二电源端子的第四反相器，其中所述第四反相器的输出被耦合到所述第一反相器的输入，所述第四反相器的第一电源端子被耦合到所述电源轨，并且所述第四反相器的第二电源端子被耦合到所述第二反相器的输出。
19.根据权利要求18所述的系统，其中所述接收器包括均衡器。
20.根据权利要求18所述的系统，进一步包括耦合到所述锁存器的解串器。
CN202180049207.6A 2020-07-27 2021-06-18 具有动态交叉耦合再生级的高速感测放大器 Active CN115803810B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/940,280 US11095273B1 (en) 2020-07-27 2020-07-27 High-speed sense amplifier with a dynamically cross-coupled regeneration stage
US16/940,280 2020-07-27
PCT/US2021/070727 WO2022026972A1 (en) 2020-07-27 2021-06-18 High-speed sense amplifier with a dynamically cross-coupled regeneration stage

Publications (2)

Publication Number Publication Date
CN115803810A CN115803810A (zh) 2023-03-14
CN115803810B true CN115803810B (zh) 2024-06-14

Family

ID=76921367

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180049207.6A Active CN115803810B (zh) 2020-07-27 2021-06-18 具有动态交叉耦合再生级的高速感测放大器

Country Status (7)

Country Link
US (1) US11095273B1 (zh)
EP (1) EP4189683B1 (zh)
JP (1) JP7303398B1 (zh)
KR (1) KR102547462B1 (zh)
CN (1) CN115803810B (zh)
TW (1) TWI768977B (zh)
WO (1) WO2022026972A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11374560B1 (en) * 2021-05-14 2022-06-28 Qualcomm Incorporated Dynamic cross-coupled regeneration for high-speed sense amplifier
US11838000B2 (en) 2021-11-08 2023-12-05 Qualcomm Incorporated Comparator integration time stabilization technique utilizing common mode mitigation scheme
US11711077B1 (en) * 2022-06-02 2023-07-25 Qualcomm Incorporated High-speed sampler

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174318A (ja) * 2011-02-23 2012-09-10 Handotai Rikougaku Kenkyu Center:Kk センスアンプ回路
CN107103922A (zh) * 2016-02-22 2017-08-29 意法半导体(鲁塞)公司 具有偏移补偿的动态感测放大器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6010495A (ja) * 1983-06-30 1985-01-19 Fujitsu Ltd センスアンプ
US5384730A (en) * 1991-05-31 1995-01-24 Thunderbird Technologies, Inc. Coincident activation of pass transistors in a random access memory
US5621340A (en) * 1995-08-02 1997-04-15 Rambus Inc. Differential comparator for amplifying small swing signals to a full swing output
US6018253A (en) * 1996-09-30 2000-01-25 Advanced Micro Devices, Inc. Register with current-steering input network
US5834953A (en) * 1996-11-25 1998-11-10 Rockwell International Corporation High speed current sense amplifier
US6343032B1 (en) * 1999-07-07 2002-01-29 Iowa State University Research Foundation, Inc. Non-volatile spin dependent tunnel junction circuit
US6396308B1 (en) * 2001-02-27 2002-05-28 Sun Microsystems, Inc. Sense amplifier with dual linearly weighted inputs and offset voltage correction
KR100518559B1 (ko) * 2003-02-26 2005-10-04 삼성전자주식회사 센스 앰프 회로 및 이를 구비한 비트 비교 회로.
KR100735754B1 (ko) * 2006-02-03 2007-07-06 삼성전자주식회사 센스 앰프 플립 플롭
KR100974181B1 (ko) * 2008-04-18 2010-08-05 창원대학교 산학협력단 Ｏｔｐ 메모리 장치
KR101063872B1 (ko) * 2009-05-07 2011-09-15 포항공과대학교 산학협력단 아날로그 디지털 변환기용 저전력 저역입력 잡음 비교기 회로
US8760953B2 (en) * 2010-10-01 2014-06-24 Qualcomm Incorporated Sense amplifier with selectively powered inverter
US8624632B2 (en) * 2012-03-29 2014-01-07 International Business Machines Corporation Sense amplifier-type latch circuits with static bias current for enhanced operating frequency
FR3050307A1 (fr) * 2016-04-18 2017-10-20 Stmicroelectronics Rousset Circuit amplificateur de lecture perfectionne pour un dispositif de memoire, en particulier un dispositif de memoire non volatile
US10950296B2 (en) * 2018-07-16 2021-03-16 Taiwan Semiconductor Manufacturing Company, Ltd. Latch circuit formed from bit cell

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174318A (ja) * 2011-02-23 2012-09-10 Handotai Rikougaku Kenkyu Center:Kk センスアンプ回路
CN107103922A (zh) * 2016-02-22 2017-08-29 意法半导体(鲁塞)公司 具有偏移补偿的动态感测放大器

Also Published As

Publication number Publication date
EP4189683C0 (en) 2024-09-04
CN115803810A (zh) 2023-03-14
JP2023530193A (ja) 2023-07-13
US11095273B1 (en) 2021-08-17
KR20230019210A (ko) 2023-02-07
BR112023000474A2 (pt) 2023-02-07
KR102547462B1 (ko) 2023-06-23
EP4189683B1 (en) 2024-09-04
JP7303398B1 (ja) 2023-07-04
EP4189683A1 (en) 2023-06-07
TWI768977B (zh) 2022-06-21
WO2022026972A1 (en) 2022-02-03
TW202211218A (zh) 2022-03-16

Similar Documents

Publication Publication Date Title
CN113556104B (zh) 一种比较器及判决反馈均衡电路
CN115803810B (zh) 具有动态交叉耦合再生级的高速感测放大器
JP3939122B2 (ja) レシーバ回路
JP4680448B2 (ja) 高速サンプリングレシーバー
US6249164B1 (en) Delay circuit arrangement for use in a DAC/driver waveform generator with phase lock rise time control
US7176720B1 (en) Low duty cycle distortion differential to CMOS translator
US7352755B2 (en) Network interface card (NIC) with phase lock rise time control generating circuit
US6320422B1 (en) Complementary source coupled logic
JP2025157269A (ja) 高速サンプラ
EP4338158B9 (en) Dynamic cross-coupled regeneration for high-speed sense amplifier
US6529036B1 (en) Low noise, reduced swing differential output buffer design
TWI910346B (zh) 用於高速感測放大器的動態交叉耦接再生
US6593769B1 (en) Differential, reduced swing buffer design
US5406143A (en) GTL to CMOS level signal converter, method and apparatus
EP1760889A2 (en) High speed input circuit
US12489444B2 (en) Receiver circuit including differential buffer
BR112023000474B1 (pt) Estágio de regeneração de um amplificador de detecção e método de operação de um estágio de regeneração de um amplificador de detecção

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant