CN102122816B - 半导体器件 - Google Patents

Abstract

一种半导体器件，包括：输入/输出焊盘；数据传送单元，所述数据传送单元包括MOS晶体管，所述MOS晶体管的主体耦合到电源端子VDD或地电压端子VSS，所述MOS晶体管响应于单独的控制信号而在所述输入/输出焊盘与内部电路之间形成数据传送路径；以及寄生二极管，所述寄生二极管与所述MOS晶体管并联地配置在所述输入/输出焊盘与所述电源端子VDD或所述地电压端子VSS之间以将进入的静电放电ESD释放。

Description

半导体器件

相关申请的交叉引用

本申请要求于2010年1月11日提交的韩国专利申请NO.10-2010-002161的优先权，该韩国专利申请通过引用而整体地结合于此。

技术领域

本发明的示例实施例涉及半导体设计技术，更具体而言，涉及一种用于保护内部电路免受引入到其中的静电放电(ESD)的ESD电路。

背景技术

一般而言，在包括显示驱动IC(DDI)的半导体器件内提供ESD电路，以便保护内部电路免受ESD。ESD是指累积的电荷在具有不同电势的对象之间高速移动数百皮秒(ps)至数微秒(μs)这一现象。随着近来制作工艺技术的进步，这样的ESD如此之强，以至于在内部电路尺寸超小的情形下使内部电路退化。因此往往强调ESD电路的重要性。

同时，ESD电路一般设置于焊盘(pad)与内部电路之间，并包括正常二极管、双极结晶体管(BJT)、栅极接地NMOS(GGNMOS)、栅极耦合NMOS(GCNMOS)等。

作为参考，GGNMOS具有栅极、源极和主体耦合到地电压端子这样的结构。由于击穿现象，GGNMOS的内部结构如BJT一样操作以产生大量电流。GGNMOS对于相对长期的ESD而言颇为抗扰，但是对于在实际放电操作之前向内部电路中引入的ESD而言防范薄弱。GCNMOS具有去除了硅化物阻止层这样的结构。GCNMOS对于相对短期的ESD而言颇为抗扰，但是对于相对长期的ESD而言显得薄弱。ESD电路的元件根据电路设计的偏好参考而确定。

图1是说明了使用正常二极管的常规ESD电路的电路图。

在图1中图示了输入/输出焊盘110、ESD电路120和内部电路130。

ESD电路120保护内部电路130免受经过输入/输出焊盘110引入的ESD。ESD电路120包括第一和第二正常二极管D1和D2以及电阻器R，所述第一和第二正常二极管D1和D2配置成向电源电压端子VDD或者地电压端子VSS传送从输入/输出焊盘100引入的ESD，所述电阻器R配置成降低ESD电压。

第一和第二正常二极管D1和D2以及电阻器R的尺寸可以根据设计而变化，但是通常将第一和第二二极管D1和D2设计成具有相对大的尺寸。作为参考，如果电阻器R具有很小的电阻，则保护内部电路130免受经过输入/输出焊盘110引入的ESD的这一操作有所降级。如果电阻器R具有很大的电阻，则可能在数据输入/输出操作期间出现数据损失。因此，重要的是将电阻器设计成具有适当的尺寸。

同时，半导体器件在大规模生产之前经受测试操作，以便测试在正常操作期间内部电路130是否被保护免受经过输入/输出焊盘110引入的ESD。在测试操作中，通常将所有节点都设置成悬空状态，而仅向与ESD对应的待测节点施加ESD。

换言之，当向输入/输出焊盘110施加带正电的ESD时，将电源电压端子VDD设置成悬空状态，并向地电压端子VSS施加地电压。在这一情况下，从输入/输出焊盘110引入的带正电的ESD经过第一正常二极管D1向电源电压端子VDD传送，然后通过电源箝位(powerclamp)释放到地电压端子VSS。在正常操作中也进行这样的放电操作，并且通过ESD电路120的上述操作保护内部电路130免受ESD。

随着技术进步，半导体器件的尺寸已经减小。尺寸减小是一种可以在价格竞争中保持主导地位的因素。然而尺寸减小近年来已经达到极限。ESD电路120必须包括第一和第二二极管D1和D2以及电阻器R以便保护内部电路130免受ESD，并且难以减小各个元件的尺寸。

发明内容

本发明的一个实施例涉及一种半导体器件，在所述半导体器件中，内部电路可以取代现有ESD电路。

根据本发明的一个实施例，一种半导体器件包括：输入/输出焊盘；数据传送单元，所述数据传送单元包括MOS晶体管，所述MOS晶体管的主体耦合到电源端子VDD或地电压端子VSS，所述MOS晶体管响应于单独的控制信号而在所述输入/输出焊盘与内部电路之间形成数据传送路径；以及寄生二极管，所述寄生二极管与所述MOS晶体管并联地配置在所述输入/输出焊盘与所述电源端子VDD或所述地电压端子VSS之间以将进入的静电放电ESD释放。

根据本发明的另一实施例，一种半导体器件包括：输入/输出焊盘；正常MOS晶体管，配置成响应于控制信号而在输入/输出焊盘与内部电路之间形成数据传送路径；以及虚拟MOS晶体管，配置成在输入/输出焊盘与其电源端子之间形成寄生二极管以将引入的ESD释放。

根据本发明的又一实施例，一种半导体器件包括：输入/输出焊盘；第一和第二正常MOS晶体管，配置成响应于控制信号而在输入/输出焊盘与内部电路之间形成数据传送路径；以及第一和第二虚拟MOS晶体管，分别与第一和第二正常MOS晶体管对应地布置，并且配置成在输入/输出焊盘与其电源端子之间形成寄生二极管，以将引入到所述输入/输出焊盘的带正电的ESD和带负电的ESD释放。

附图说明

图1是说明常规ESD电路的电路图。

图2是说明了根据本发明的一个实施例的半导体器件的电路图。

图3是说明了根据本发明的所述实施例的半导体器件的电路布局的布局图。

图4是说明了根据本发明的另一实施例的半导体器件的电路图。

图5是从工艺的角度说明了图4的半导体器件的平面图。

具体实施方式

下文将参照附图更详细地描述本发明的示例实施例。然而本发明可以以不同形式实施，而不应理解为限于这里阐述的实施例。更确切地说，提供这些实施例以使得本公开将透彻和完整，并将向本领域技术人员充分传达本发明的范围。在本公开全文中，类似标号在本发明的各个图和实施例中指代类似部分。

图2是说明了根据本发明的一个实施例的半导体器件的电路图。

参照图2，半导体器件包括输入/输出焊盘210和数据传送单元220。数据传送单元220包括在内部电路中。

输入/输出焊盘210在正常操作期间接收或者输出数据，并且可能通过输入/输出焊盘210引入ESD。数据传送单元220在正常操作期间响应于控制信号CTR和/CTR在输入/输出焊盘210与内部电路之间形成数据传送路径。数据传送单元220包括第一MOS晶体管TR1和第二MOS晶体管TR2。第一MOS晶体管TR1可以是如下PMOS晶体管，该PMOS晶体管响应于控制信号/CTR形成源极-漏极路径，并具有耦合到电源电压端子VDD的主体。第二MOS晶体管TR2可以是如下NMOS晶体管，该NMOS晶体管响应于控制信号CTR形成源极-漏极路径，并具有耦合到地电压端子VSS的主体。

同时，根据本发明的实施例的数据传送单元220可以对从输入/输出焊盘210引入的ESD进行放电操作。

如从图2可见，第一寄生二极管PR_D1形成于输入/输出焊盘210与第一MOS晶体管TR1的主体之间，第二寄生二极管PR_D2形成于输入/输出焊盘210与第二MOS晶体管TR2的主体之间。因此有可能保证对在正常操作期间引入的不期望的ESD和在测试操作期间引入的伪ESD的放电操作。

例如，当在测试操作期间向输入/输出焊盘210施加带正电的ESD时，将电源电压端子VDD设置成悬空状态，并且将地电压施加到地电压端子VSS。在这一情况下，从输入/输出焊盘210输入的ESD通过第一寄生二极管PR_D1传送到电源电压端子VDD，然后通过电源箝位(未示出)释放到地电压端子VSS。这意味着可以保护内部电路免受ESD。当施加带负电的ESD时，通过第二寄生二极管PR_D2进行放电操作。因而，数据传送单元220的输出信号OUT不受带正电的ESD和带负电的ESD影响。

图3是说明了根据本发明的所述实施例的半导体器件的电路布局的布局图。

参照图3，半导体器件可以划分成外围区域310和核心区域320。数据传送单元220可以布置在与输入/输出焊盘210相邻的区域330中。这样的布置使得数据传送单元220有可能保护输入/输出焊盘210免受ESD。在数据传送单元220与输入/输出焊盘210相邻布置时，数据传送单元220可以更高效地进行放电操作。

再次参照图2，第一和第二寄生二极管PR_D1和PR_D2的尺寸可以很大，以便于在引入了ESD时的更高效操作。第一和第二寄生二极管PR_D1和PR_D2的尺寸可以根据第一和第二MOS晶体管TR1和TR2的设计而改变。将参照图4和图5描述另一种电路配置。

图4是说明了根据本发明的另一实施例的半导体器件的电路图。为了方便起见，将有代表性地描述与图2的第二MOS晶体管TR2对应的电路配置，在图4中同样使用图2中的输入/输出焊盘210和输出信号OUT。

在图4中图示了与图2的第二MOS晶体管TR2对应的虚拟MOS晶体管420和正常MOS晶体管410。

正常MOS晶体管410响应于控制信号CTR在输入/输出焊盘210与内部电路之间形成数据传送路径，并向内部电路传送正常MOS晶体管410的输出信号OUT。

虚拟MOS晶体管420在输入/输出焊盘210与地电压端子VSS之间形成寄生二极管，由此将从输入/输出焊盘210引入的ESD释放。可以用多个NMOS晶体管NM1、NM2和NM3来实现虚拟MOS晶体管420。在这一情况下，NMOS晶体管NM1、NM2和NM3的栅极耦合在一起，并且NMOS晶体管NM1、NM2和NM3的主体耦合到地电压端子VSS。耦合在一起的栅极可以耦合到地电压端子VSS。

如从图4可见，虚线所指示的寄生二极管425形成于NMOS晶体管NM1、NM2和NM3的主体与输入/输出焊盘210之间。因此，根据本发明实施例的半导体器件通过使用这些寄生二极管将在正常操作期间引入的不期望的ESD和在测试操作期间引入的伪ESD释放。

如上文所述，在图4中图示了与图2的第二MOS晶体管TR2对应的电路配置。由于与第一MOS晶体管TR1对应的电路配置类似于图4的电路配置，因此将省略其详细描述。在与第一MOS晶体管TR1对应的虚拟MOS晶体管中形成的寄生二极管可以对带负电的ESD进行放电操作。

作为参考，在图4的正常MOS晶体管410的情况下，主体未耦合到地电压端子VSS。然而其可以根据设计而改变。在正常MOS晶体管410的主体耦合到地电压端子VSS的情况下，在正常MOS晶体管410中类似地形成在虚拟MOS晶体管420中形成的寄生二极管。在这一情况下，MOS晶体管和虚拟MOS晶体管可以具有基本上相同的主体区域。这将作为一种可以增加整个寄生二极管的尺寸的因素。

图5是从工艺的角度说明了图4的电路的平面图。

在图5中图示了正常MOS晶体管和虚拟MOS晶体管。虚拟MOS晶体管的栅极耦合在一起，并且耦合到输入/输出焊盘210的区域510与主体区域520接触。正常MOS晶体管和虚拟MOS晶体管具有相同的主体区域520，并且保护环区域530包围主体区域520。虚线所指示的寄生二极管525形成于虚拟NMOS晶体管的主体与输入/输出焊盘之间。因此，根据本发明实施例的半导体器件通过使用这些寄生二极管将在正常操作期间引入的不期望的ESD和在测试操作期间引入的伪ESD释放。

根据本发明实施例的半导体器件可以在主体区域520与保护环区域530之间形成(虚线所指示的)寄生二极管。因此，主体区域520和保护环区域530具有互补的导电类型。另外，主体区域520和保护环区域530可以相互隔开预定距离。

同时，可以通过增加正常晶体管的结区域的面积来增加寄生二极管的尺寸。然而，与增加结区域的面积的情况相比，虚拟栅极形成于增加的结区域上的情况可以获得在引入ESD时使结区域的击穿电压的量值增加的效果。

如上文所述，根据本发明实施例的半导体器件通过使用内部电路而不是现有ESD电路来进行放电操作，由此减小现有ESD电路所占用的面积。另外，用于形成寄生二极管的数据传送单元的尺寸可以很大，以便实现高效操作。为此，在这一实施例中使用虚拟MOS晶体管。当根据本发明实施例的虚拟MOS晶体管应用于DDI芯片时，与现有ESD电路的尺寸相比，面积收益可以增加近似30％。

通过使用内部电路作为ESD电路可以减小半导体器件的面积。而且，可以提高半导体器件的价格竞争力。

尽管已经参照具体实施例描述了本发明，但是本领域技术人员将清楚，可以在不背离如所附权利要求中限定的本发明精神和范围的情况下，进行各种改变和变型。

此外，可以根据输入信号的极性来不同地实施上文阐述的逻辑门和晶体管的位置和类型。

Claims (24)

1.一种半导体器件，包括：

输入/输出焊盘；

数据传送单元，所述数据传送单元包括MOS晶体管，所述MOS晶体管的主体耦合到电源端子VDD或地电压端子VSS，所述MOS晶体管响应于单独的控制信号形成数据传送路径；以及

寄生二极管，所述寄生二极管与所述MOS晶体管并联地配置在所述输入/输出焊盘与所述电源端子VDD或所述地电压端子VSS之间以将进入的静电放电ESD释放，

其中，所述数据传送单元包括在内部电路中。

2.根据权利要求1所述的半导体器件，其中所述MOS晶体管响应于所述控制信号而形成与所述数据传送路径对应的源极-漏极路径。

3.根据权利要求2所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述MOS晶体管的主体之间。

4.根据权利要求1所述的半导体器件，其中所述数据传送单元布置在与所述输入/输出焊盘相邻的区域中。

5.根据权利要求2所述的半导体器件，其中所述MOS晶体管的主体区域和保护环区域相互隔开预定距离。

6.根据权利要求5所述的半导体器件，其中所述主体区域和所述保护环区域具有互补的导电类型。

7.一种半导体器件，包括：

输入/输出焊盘；

正常MOS晶体管，配置成响应于控制信号形成数据传送路径；以及

虚拟MOS晶体管单元，配置成在所述输入/输出焊盘与其电源端子之间形成寄生二极管以将引入的静电放电释放，其中所述虚拟MOS晶体管单元包括至少一个虚拟MOS晶体管，

其中，所述正常MOS晶体管和所述虚拟MOS晶体管包括在内部电路中。

8.根据权利要求7所述的半导体器件，其中所述正常MOS晶体管和所述虚拟MOS晶体管具有相同的主体区域。

9.根据权利要求7所述的半导体器件，其中所述虚拟MOS晶体管包括多个MOS晶体管，所述多个MOS晶体管具有耦合在一起的栅极和耦合到所述电源端子的主体。

10.根据权利要求9所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述正常MOS晶体管的主体之间。

11.根据权利要求9所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述虚拟MOS晶体管的主体之间。

12.根据权利要求7所述的半导体器件，其中所述正常MOS晶体管包括配置成响应于所述控制信号而形成与所述数据传送路径对应的源极-漏极路径的MOS晶体管，所述MOS晶体管的主体耦合到所述电源端子。

13.根据权利要求12所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述正常MOS晶体管的主体之间。

14.根据权利要求12所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述虚拟MOS晶体管的主体之间。

15.根据权利要求7所述的半导体器件，其中所述正常MOS晶体管和所述虚拟MOS晶体管布置在与所述输入/输出焊盘相邻的区域中。

16.根据权利要求7所述的半导体器件，其中所述正常MOS晶体管和所述虚拟MOS晶体管单元的主体区域和保护环区域相互隔开预定距离。

17.根据权利要求16所述的半导体器件，其中所述主体区域和所述保护环区域具有互补的导电类型。

18.一种半导体器件，包括：

输入/输出焊盘；

第一和第二正常MOS晶体管，配置成响应于控制信号形成数据传送路径；以及

第一和第二虚拟MOS晶体管，分别与所述第一和第二正常MOS晶体管对应地布置，并且配置成在所述输入/输出焊盘与其电源端子之间形成寄生二极管，以将引入到所述输入/输出焊盘的带正电的静电放电和带负电的静电放电释放，

其中，所述第一和第二正常MOS晶体管和所述第一和第二虚拟MOS晶体管包括在内部电路中。

19.根据权利要求18所述的半导体器件，其中所述第一正常MOS晶体管和所述第一虚拟MOS晶体管具有相同的主体区域，并且所述第二正常MOS晶体管和所述第二虚拟MOS晶体管具有相同的主体区域。

20.根据权利要求18所述的半导体器件，其中所述第一和第二虚拟MOS晶体管中的每一个都包括多个MOS晶体管，所述多个MOS晶体管具有耦合在一起的栅极和耦合到所述电源端子的主体。

21.根据权利要求20所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述MOS晶体管的主体之间。

22.根据权利要求18所述的半导体器件，其中所述第一和第二正常MOS晶体管中的每一个都包括配置成响应于所述控制信号而形成与所述数据传送路径对应的源极-漏极路径的MOS晶体管，所述MOS晶体管的主体耦合到所述电源端子。

23.根据权利要求22所述的半导体器件，其中所述寄生二极管形成于所述输入/输出焊盘与所述MOS晶体管的主体之间。

24.根据权利要求18所述的半导体器件，其中所述第一和第二正常MOS晶体管以及所述第一和第二虚拟MOS晶体管与所述输入/输出焊盘相邻布置。